預加重是一種在發(fā)送端事先對發(fā)送信號的高頻分量進行補償?shù)姆椒?，這種方法的實現(xiàn)是通過增大信號跳變邊沿后個比特(跳變比特)的幅度(預加重)來完成的。比如對于一個00111的比特序列來說，做完預加重后序列里個1的幅度會比第二個和第三個1的幅度大。由于跳變比特了信號里的高頻分量，所以這種方法實際上提高了發(fā)送信號中高頻信號的能量。在實際實現(xiàn)時，有時并不是增加跳變比特的幅度，而是相應減小非跳變比特的幅度，減小非跳變比特幅度的這種方法有時又叫去加重(De-emphasis)。圖1.26反映的是預加重后信號波形的變化。

對于預加重技術(shù)來說，其對信號改善的效果取決于其預加重的幅度的大小，預加重的幅度是指經(jīng)過預加重后跳變比特相對于非跳變比特幅度的變化。預加重幅度的計算公式如圖1.27所示。數(shù)字總線中經(jīng)常使用的預加重有3.5dB、6dB、9.5dB等。對于6dB的預加重來說，相當于從發(fā)送端看，跳變比特的電壓幅度是非跳變比特電壓幅度的2倍。 數(shù)字信號處理技術(shù)經(jīng)過幾十年的發(fā)展已經(jīng)相當成熟，目前在很多領(lǐng)域都有著寬敞的應用。機械數(shù)字信號測試產(chǎn)品介紹

我們經(jīng)常使用到的總線根據(jù)數(shù)據(jù)傳輸方式的不同，可以分為并行總線和串行總線。

并行總線是數(shù)字電路中早也是普遍采用的總線結(jié)構(gòu)。在這種總線上，數(shù)據(jù)線、地址線、控制線等都是并行傳輸，比如要傳輸8位的數(shù)據(jù)寬度，就需要8根數(shù)據(jù)信號線同時傳輸；如果要傳輸32位的數(shù)據(jù)寬度，就需要32根數(shù)據(jù)信號線同時傳輸。除了數(shù)據(jù)線以外，如果要尋址比較大的地址空間，還需要很多根地址線的組合來不同的地址空間。圖1.7是一個典型的微處理器的并行總線的工作時序，其中包含了1根時鐘線、16根數(shù)據(jù)線、16根地址線以及一些讀寫控制信號。 中國香港數(shù)字信號測試廠家現(xiàn)貨什么是數(shù)字信號(DigitalSignal)；

時間偏差的衡量方法。由于信號邊沿的時間偏差可能是由于各種因素造成的，有隨機的噪聲，還有確定性的干擾。所以這個時間偏差通常不是一個恒定值，而是有一定的統(tǒng)計分布，在不同的應用場合這個測量的結(jié)果可能是用有效值(RMS)衡量，也可能是用峰-峰值(peak-peak)衡量，更復雜的場合還會對這個時間偏差的各個成分進行分解和估計。因此抖動的精確測量需要大量的樣本以及復雜的算法。對抖動進行衡量和測量時，需要特別注意的是，即使對于同一個信號，如果用不同的方法進行衡量，得到的抖動測量結(jié)果也可能不一樣，下面是幾種常用的抖動測量項目。

值得注意的是，在同步電路中，如果要得到穩(wěn)定的邏輯狀態(tài)，對于采樣時鐘和信號間的時序關(guān)系是有要求的。比如，如果時鐘的有效邊沿正好對應到數(shù)據(jù)的跳變區(qū)域附近，可能會采樣到不可靠的邏輯狀態(tài)。數(shù)字電路要得到穩(wěn)定的邏輯狀態(tài)，通常都要求在采樣時鐘有效邊沿到來時被采信號已經(jīng)提前建立一個新的邏輯狀態(tài)，這個提前的時間通常稱為建立時間(SetupTime);同樣，在采樣時鐘的有效邊沿到來后，被采信號還需要保持這個邏輯狀態(tài)一定時間以保證采樣數(shù)據(jù)的穩(wěn)定，這個時間通常稱為保持時間(HoldTime)。如圖1.6所示是一個典型的D觸發(fā)器對建立和保持時間的要求。Data信號在CLK信號的有效邊沿到來t、前必須建立穩(wěn)定的邏輯狀態(tài)，在CLK有效邊沿到來后還要保持當前邏輯狀態(tài)至少tn這么久，否則有可能造成數(shù)據(jù)采樣的錯誤。上升時間是數(shù)字信號另一個非常關(guān)鍵的參數(shù)，它反映了一個數(shù)字信號在電平切換時邊沿變化的快慢。

數(shù)字信號的時鐘分配(ClockDistribution)

前面講過，對于數(shù)字電路來說，目前絕大部分的場合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時鐘。數(shù)字信號的可靠傳輸依賴于準確的時鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作時鐘才可以保證數(shù)據(jù)不會丟失(有些特殊的應用中收發(fā)端可以采用大致相同頻率工作時鐘，但需要在數(shù)據(jù)格式或協(xié)議層面做些特殊處理)。為了把發(fā)送端的時鐘信息傳遞到接收端以進行正確的信號采樣，數(shù)字總線采用的時鐘分配方式大體上可以分為3類，即并行時鐘、嵌入式時鐘、前向時鐘，各有各的應用領(lǐng)域。 抖動是數(shù)字信號，特別是高速數(shù)字信號重要的一個概念，越是高速的信號，其比特周期越短對于抖動要求就嚴格；重慶多端口矩陣測試數(shù)字信號測試

數(shù)字信號是指用一組特殊的狀態(tài)來描述信號；機械數(shù)字信號測試產(chǎn)品介紹

采用串行總線以后，就單根線來說，由于上面要傳輸原來多根線傳輸?shù)臄?shù)據(jù)，所以其工作速率一般要比相應的并行總線高很多。比如以前計算機上的擴展槽上使用的PCI總線采用并行32位的數(shù)據(jù)線，每根數(shù)據(jù)線上的數(shù)據(jù)傳輸速率是33Mbps,演變到PCle(PCI-express)的串行版本后每根線上的數(shù)據(jù)速率至少是2.5Gbps(PCIel.0代標準),現(xiàn)在PCIe的數(shù)據(jù)速率已經(jīng)達到了16Gbps(PCIe4.0代標準)或32Gbps(PCIe5.0代標準)。采用串行總線的另一個好處是在提高數(shù)據(jù)傳輸速率的同時節(jié)省了布線空間，芯片的功耗也降低了，所以在現(xiàn)代的電子設備中，當需要進行高速數(shù)據(jù)傳輸時，使用串行總線的越來越多。

數(shù)據(jù)速率提高以后，對于阻抗匹配、線路損耗和抖動的要求就更高，稍不注意就很容易產(chǎn)生信號質(zhì)量的問題。圖1.10是一個典型的1Gbps的信號從發(fā)送端經(jīng)過芯片封裝、PCB、連接器、背板傳輸?shù)浇邮斩说男盘柭窂?，可以看到在發(fā)送端的接近理想的0、1跳變的數(shù)字信號到達接收端后由于高頻損耗、反射等的影響，信號波形已經(jīng)變得非常惡劣，所以串行總線的設計對于數(shù)字電路工程師來說是一個很大的挑戰(zhàn)。 機械數(shù)字信號測試產(chǎn)品介紹