對于真實的數(shù)據(jù)信號來說，其頻譜會更加復(fù)雜一些。比如偽隨機序列(PRBS)碼流的頻譜的包絡(luò)類似一個sinc函數(shù)。圖1.4是用同一個發(fā)送芯片分別產(chǎn)生的800Mbps和2.5Gbps的PRBS信號的頻譜，可以看到雖然輸出數(shù)據(jù)速率不一樣，但是信號的主要頻譜能量集中在4GHz以內(nèi)，也并不見得2.5Gbps信號的高頻能量就比800Mbps的高很多。

頻譜儀是對信號能量的頻率分布進行分析的準(zhǔn)確的工具，數(shù)字工程師可以借助頻譜分析儀對被測數(shù)字信號的頻譜分布進行分析。當(dāng)沒有頻譜儀可用時，我們通常根據(jù)數(shù)字信號的上升時間估算被測信號的頻譜能量：

信號的比較高頻率成分=0.5/信號上升時間(10%～90%)

或者當(dāng)使用20%～80%的上升時間標(biāo)準(zhǔn)時，計算公式如下：

信號的比較高頻率成分=0.4/信號上升時間(20%～80%) 數(shù)字信號帶寬、信道帶寬、信息速率、基帶、頻帶的帶寬；安徽數(shù)字信號測試維保

抖動的頻率范圍。抖動實際上是時間上的噪聲，其時間偏差的變化頻率可能比較  快也可能比較慢。通常把變化頻率超過10Hz以上的抖動成分稱為jitter,而變化頻率低于  10Hz的抖動成分稱為wander(漂移)。wander主要反映的是時鐘源隨著時間、溫度等的緩  慢變化，影響的是時鐘或定時信號的***精度。在通信或者信號傳輸中，由于收發(fā)雙方都會  采用一定的時鐘架構(gòu)來進行時鐘的分配和同步，緩慢的時鐘漂移很容易被跟蹤上或補償?shù)簦?因此wander對于數(shù)字電路傳輸?shù)恼`碼率影響不大，高速數(shù)字電路測量中關(guān)心的主要是高  頻的jitter。安徽數(shù)字信號測試維保數(shù)字信號幅度測試的定義；

基本上可以看到數(shù)字信號的頻域分量大部分集中在1/7U,這個頻率以下，我們可以將這個頻率稱之為信號的帶寬，工程上可以近似為0.35/0,當(dāng)對設(shè)計要求嚴格的時候，也可近似為0.5/rro

也就是說，疊加信號帶寬（0.35/。）以下的頻率分量基本上可以復(fù)現(xiàn)邊沿時間是tr的數(shù)字時;域波形信號。這個頻率通常也叫作轉(zhuǎn)折頻率或截止頻率（Fknee或cutofffrequency）

*信號的能量大部分集中在信號帶寬以下，意味著我們在考慮這個信號的傳輸效應(yīng)時，主要關(guān)注比較高頻率可以到信號的帶寬。

所以，假如在數(shù)字信號的傳輸過程中可以保證在信號的帶寬（0.35億）以下的頻率分量（模擬信號）經(jīng)過互連路徑的質(zhì)量，則我們可以保證接收到比較完整的數(shù)字信號。

然而，我們會在下面看到在考慮信號完整性問題時由于傳輸路徑阻抗不連續(xù)對信號的反射，損耗隨頻率的增加而增加的特性等因素，這些頻率分量在傳輸時會有畸變，從而造成接收到的各個頻率的分量疊加在時并不能完全保證復(fù)現(xiàn)原有的時域的數(shù)字信號。

數(shù)字信號的建立/保持時間(Setup/HoldTime)

不論數(shù)字信號的上升沿是陡還是緩，在信號跳變時總會有一段過渡時間處于邏輯判決閾值的上限和下限之間，從而造成邏輯的不確定狀態(tài)。更糟糕的是，通常的數(shù)字信號都不只一路，可能是多路信號一起傳輸來一些邏輯和功能狀態(tài)。這些多路信號之間由于電氣特性的不完全一致以及PCB走線路徑長短的不同，在到達其接收端時會存在不同的時延，時延的不同會進一步增加邏輯狀態(tài)的不確定性。

由于我們感興趣的邏輯狀態(tài)通常是信號電平穩(wěn)定以后的狀態(tài)而不是跳變時所的狀態(tài)，所以現(xiàn)在大部分數(shù)字電路采用同步電路，即系統(tǒng)中有一個統(tǒng)一的工作時鐘對信號進行采樣。如圖1.5所示，雖然信號在跳變過程中可能會有不確定的邏輯狀態(tài)，但是若我們只在時鐘CLK的上升沿對信號進行判決采樣，則得到的就是穩(wěn)定的邏輯狀態(tài)。 模擬信號和數(shù)字信號之間的區(qū)別嗎？

采用同步時鐘的電路減少了出現(xiàn)邏輯不確定狀態(tài)的可能性，而且可以減小電路和信號布線時延的累積效應(yīng)，所以在現(xiàn)代的數(shù)字系統(tǒng)和設(shè)備中***采用。采用同步電路以后，數(shù)字電路就以一定的時鐘節(jié)拍工作，我們把數(shù)字信號每秒鐘跳變的比較大速率稱為信號的數(shù)據(jù)速率(BitRate),單位通常是bps(bitspersecond)或者bit/s。大部分并行總線的數(shù)據(jù)速率和系統(tǒng)中時鐘的工作頻率一致，比如某51系列單片機工作在11.0592MHz時鐘下，其數(shù)據(jù)線上的數(shù)據(jù)速率就是11.0592Mbps;也有些特殊的場合采用DDR方式(DoubleDataRate)采樣，數(shù)據(jù)速率是其時鐘工作頻率的2倍，比如某DDR4內(nèi)存芯片，其工作時鐘是1333MHz,其數(shù)據(jù)速率是2666Mbps。還有些高速傳輸?shù)那闆r，比如PCle、USB3.0、SATA、RapidIO、100G以太網(wǎng)等總線，時鐘信息是通過編碼嵌入在數(shù)據(jù)流中，這種情況下雖然在外部看不到有專門的時鐘傳輸通道，但是其工作起來仍然有特定的數(shù)據(jù)速率。數(shù)字信號可通過分時將大量信號合成為一個信號（稱復(fù)用信號），通過某個處理器處理后，再將信號解復(fù)用；安徽數(shù)字信號測試維保

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數(shù)字信號的時鐘分配(ClockDistribution)

前面講過，對于數(shù)字電路來說，目前絕大部分的場合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時鐘。數(shù)字信號的可靠傳輸依賴于準(zhǔn)確的時鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作時鐘才可以保證數(shù)據(jù)不會丟失(有些特殊的應(yīng)用中收發(fā)端可以采用大致相同頻率工作時鐘，但需要在數(shù)據(jù)格式或協(xié)議層面做些特殊處理)。為了把發(fā)送端的時鐘信息傳遞到接收端以進行正確的信號采樣，數(shù)字總線采用的時鐘分配方式大體上可以分為3類，即并行時鐘、嵌入式時鐘、前向時鐘，各有各的應(yīng)用領(lǐng)域。 安徽數(shù)字信號測試維保