這種方法由于不需要單獨(dú)的時(shí)鐘走線，各對(duì)差分線可以采用各自的CDR電路，所以對(duì)各對(duì)線的等長(zhǎng)要求不太嚴(yán)格(即使要求嚴(yán)格也很容易實(shí)現(xiàn)，因?yàn)樽呔€數(shù)量減少，而且信號(hào)都是點(diǎn)對(duì)點(diǎn)傳輸)。為了把時(shí)鐘信息嵌在數(shù)據(jù)流里，需要對(duì)數(shù)據(jù)進(jìn)行編碼，比較常用的編碼方式有ANSI的8b/10b編碼、64b/66b編碼、曼徹斯特編碼、特殊的數(shù)據(jù)編碼以及對(duì)數(shù)據(jù)進(jìn)行加擾等。

嵌入式時(shí)鐘結(jié)構(gòu)的關(guān)鍵在于CDR電路，CDR的工作原理如圖1.17所示。CDR通常用一個(gè)PLL電路實(shí)現(xiàn)，可以從數(shù)據(jù)中提取時(shí)鐘。PLL電路通過鑒相器(PhaseDetector)比較輸入信號(hào)和本地VCO(壓控振蕩器)間的相差，并把相差信息通過環(huán)路濾波器(Filter)濾波后轉(zhuǎn)換成低頻的對(duì)VCO的控制電壓信號(hào)，通過不斷的比較和調(diào)整終實(shí)現(xiàn)本地VCO對(duì)輸入信號(hào)的時(shí)鐘鎖定。 數(shù)字信號(hào)處理的解決方案；貴州設(shè)備數(shù)字信號(hào)測(cè)試

數(shù)字信號(hào)的時(shí)鐘分配(ClockDistribution)

前面講過，對(duì)于數(shù)字電路來說，目前絕大部分的場(chǎng)合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時(shí)鐘。數(shù)字信號(hào)的可靠傳輸依賴于準(zhǔn)確的時(shí)鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作時(shí)鐘才可以保證數(shù)據(jù)不會(huì)丟失(有些特殊的應(yīng)用中收發(fā)端可以采用大致相同頻率工作時(shí)鐘，但需要在數(shù)據(jù)格式或協(xié)議層面做些特殊處理)。為了把發(fā)送端的時(shí)鐘信息傳遞到接收端以進(jìn)行正確的信號(hào)采樣，數(shù)字總線采用的時(shí)鐘分配方式大體上可以分為3類，即并行時(shí)鐘、嵌入式時(shí)鐘、前向時(shí)鐘，各有各的應(yīng)用領(lǐng)域。 貴州設(shè)備數(shù)字信號(hào)測(cè)試數(shù)字信號(hào)的預(yù)加重（Pre-emphasis）;

 采用AC耦合方式的另一個(gè)好處是收發(fā)端在做互連時(shí)不用太考慮直流偏置點(diǎn)的互相影響， 互連變得非常簡(jiǎn)單，對(duì)于熱插拔的支持能力也更好。

(3)有利于信號(hào)校驗(yàn)。很多高速信號(hào)在進(jìn)行傳輸時(shí)為了保證傳輸?shù)目煽啃裕獙?duì)接收 到的信號(hào)進(jìn)行檢查以確認(rèn)收到的信號(hào)是否正確。在8b/10bit編碼表中，原始的8bit數(shù)據(jù)總 共有256個(gè)組合，即使考慮到每個(gè)Byte有正負(fù)兩個(gè)10bit編碼，也只需要用到512個(gè)10bit 的組合。而10bit的數(shù)據(jù)總共可以有1024個(gè)組合，因此有大約一半的10bit組合是無效的 數(shù)據(jù)，接收端一旦收到這樣的無效組合就可以判決數(shù)據(jù)無效。另外，前面介紹過數(shù)據(jù)在傳輸 過程中要保證直流平衡， 一旦接收端收到的數(shù)據(jù)中發(fā)現(xiàn)違反直流平衡的規(guī)則，也可以判決數(shù) 據(jù)無效。因此采用8b/10b編碼以后數(shù)據(jù)本身就可以提供一定的信號(hào)校驗(yàn)功能。需要注意的是，這種校驗(yàn)不是足夠可靠，因?yàn)槔碚撋线€是可能會(huì)有幾個(gè)bit在傳輸中發(fā)生了錯(cuò)誤，但 是結(jié)果仍然符合8b/10b編碼規(guī)則和直流平衡原則。因此，很多使用8b/10b編碼的總線還 會(huì)在上層協(xié)議上再做相應(yīng)的CRC校驗(yàn)(循環(huán)冗余校驗(yàn))。

可以插入控制字符。在10bit數(shù)據(jù)可以表示的1024個(gè)組合中，除了512個(gè)組合用 于對(duì)應(yīng)原始的8bit數(shù)據(jù)以及一些不太好的組合(這樣信號(hào)里有太長(zhǎng)的 連續(xù)0或者1,而且明顯0、1的數(shù)量不平衡)以外，還有一些很特殊的組合。這些特殊的組 合可以用來在數(shù)據(jù)傳輸過程中作為控制字符插入。這些控制字符不對(duì)應(yīng)特定的 8bit數(shù)據(jù)，但是在有些總線應(yīng)用里可以一些特殊的含義。比如K28.5碼型，其特殊的 碼型組合可以幫助接收端更容易判別接收到的連續(xù)的10bit數(shù)據(jù)流的符號(hào)邊界，所以在一 些總線的初始化階段或數(shù)據(jù)包的包頭都會(huì)進(jìn)行發(fā)送。還有一些特殊的符號(hào)用于進(jìn)行鏈路訓(xùn) 練、標(biāo)記不同的數(shù)據(jù)包類型、進(jìn)行收發(fā)端的時(shí)鐘速率匹配等。數(shù)字通信的帶寬表征為：bit的傳輸速率；

建立時(shí)間和保持時(shí)間加起來的時(shí)間稱為建立/保持時(shí)間窗口，是接收端對(duì)于信號(hào)保持在 同一個(gè)邏輯狀態(tài)的**小的時(shí)間要求。數(shù)字信號(hào)的比特寬度如果窄于這個(gè)時(shí)間窗口就肯定無 法同時(shí)滿足建立時(shí)間和保持時(shí)間的要求，所以接收端對(duì)于建立/保持時(shí)間窗口大小的要求實(shí) 際上決定了這個(gè)電路能夠工作的比較高的數(shù)據(jù)速率。通常工 作速率高一些的芯片，很短的建 立時(shí)間、保持時(shí)間就可以保證電路可靠工作，而工作速率低一 些的芯片則會(huì)要求比較長(zhǎng)的建 立時(shí)間和保持時(shí)間。

另外要注意的是， 一個(gè)數(shù)字電路能夠可靠工作的比較高數(shù)據(jù)速率不僅取決于接收端對(duì)于 建立/保持時(shí)間的要求，輸出端的上升時(shí)間過緩、輸出幅度偏小、信號(hào)和時(shí)鐘中有抖動(dòng)、信號(hào) 有畸變等很多因素都會(huì)消耗信號(hào)建立/保持時(shí)間的裕量。因此一個(gè)數(shù)字電路能夠達(dá)到的比較高數(shù)據(jù)傳輸速率與發(fā)送芯片、接收芯片以及傳輸路徑都有關(guān)系。

建立時(shí)間和保持時(shí)間是數(shù)字電路非常重要的概念，是接收端可靠信號(hào)接收的**基本要 求，也是數(shù)字電路可靠工作的基礎(chǔ)。可以說，大部分?jǐn)?shù)字信號(hào)的測(cè)量項(xiàng)目如數(shù)據(jù)速率、信號(hào) 幅度、眼圖、抖動(dòng)等的測(cè)量都是為了間接保證信號(hào)滿足接收端對(duì)建立時(shí)間和保持時(shí)間的要 求，在以后章節(jié)的論述中我們可以慢慢體會(huì)。 模擬信號(hào)和數(shù)字信號(hào)之間的區(qū)別嗎？陜西通信數(shù)字信號(hào)測(cè)試

數(shù)字信號(hào)是一種信號(hào)與自變量和因變量的分散。變量通常用整數(shù)表示的，而因變量的數(shù)量有限的數(shù)字表示。貴州設(shè)備數(shù)字信號(hào)測(cè)試

采用并行總線的另外一個(gè)問題在于總線的吞吐量很難持續(xù)提升。對(duì)于并行總線來說， 其總線吞吐量=數(shù)據(jù)線位數(shù)×數(shù)據(jù)速率。我們可以通過提升數(shù)據(jù)線的位數(shù)來提高總線吞吐  量，也可以通過提升數(shù)據(jù)速率來提高總線吞吐量。以個(gè)人計(jì)算機(jī)中曾經(jīng)非常流行的PCI總  線為例，其**早推出時(shí)總線是32位的數(shù)據(jù)線，工作時(shí)鐘頻率是33MHz,其總線吞吐量=  32bit×33MHz;后來為了提升其總線吞吐量推出的PCI-X總線，把總線寬度擴(kuò)展到64位， 工作時(shí)鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽  和PCI-X插槽的一個(gè)對(duì)比，可以看到PCI-X由于使用了更多的數(shù)據(jù)線，其插槽更長(zhǎng)。

但是隨著人們對(duì)于總線吞吐量要求的不斷提高，這種提升總線帶寬的方式遇到了瓶頸。首先由于芯片尺寸和布線空間的限制，64位數(shù)據(jù)寬度已經(jīng)幾乎是極限了。另外，這64根數(shù)據(jù)線共用一個(gè)采樣時(shí)鐘，為了保證所有的信號(hào)都滿足其建立保持時(shí)間的要求，在PCB上布線、換層、拐彎時(shí)需要保證精確等長(zhǎng)。而總線工作速率越高，對(duì)于各條線的等長(zhǎng)要求就越高，對(duì)于這么多根信號(hào)要實(shí)現(xiàn)等長(zhǎng)的布線是很難做到的。

用邏輯分析儀采集到的一個(gè)實(shí)際的8位總線的工作時(shí)序，可以看到在數(shù)據(jù)從0x00跳變到0xFF狀態(tài)過程中，這8根線實(shí)際并不是精確一起跳變的。 貴州設(shè)備數(shù)字信號(hào)測(cè)試