為了提高信號(hào)在高速率、長(zhǎng)距離情況下傳輸?shù)目煽啃?,大部分高速的?shù)字串行總線都會(huì)采用差分信號(hào)進(jìn)行信號(hào)傳輸。差分信號(hào)是用一對(duì)反相的差分線進(jìn)行信號(hào)傳輸,發(fā)送端采用差分的發(fā)送器,接收端相應(yīng)采用差分的接收器。圖1.13是一個(gè)差分線的傳輸模型及真實(shí)的差分PCB走線。
采用差分傳輸方式后,由于差分線對(duì)中正負(fù)信號(hào)的走線是緊密耦合在一起的,所以外界噪聲對(duì)于兩根信號(hào)線的影響是一樣的。而在接收端,由于其接收器是把正負(fù)信號(hào)相減的結(jié)果作為邏輯判決的依據(jù),因此即使信號(hào)線上有嚴(yán)重的共模噪聲或者地電平的波動(dòng),對(duì)于的邏輯電平判決影響很小。相對(duì)于單端傳輸方式,差分傳輸方式的抗干擾、抗共模噪聲能力 提高。 數(shù)字 信號(hào)處理系統(tǒng)的基本組成;中國(guó)澳門數(shù)字信號(hào)測(cè)試維修
數(shù)字信號(hào)的時(shí)域和頻域
數(shù)字信號(hào)的頻率分量可以通過從時(shí)域到頻域的轉(zhuǎn)換中得到。首先我們要知道時(shí)域是真實(shí)世界,頻域是更好的用于做信號(hào)分析的一種數(shù)學(xué)手段,時(shí)域的數(shù)字信號(hào)可以通過傅里葉變換轉(zhuǎn)變?yōu)橐粋€(gè)個(gè)頻率點(diǎn)的正弦波的。這些正弦波就是對(duì)應(yīng)的數(shù)字信號(hào)的頻率分量。假如定義理想方波的邊沿時(shí)間為0,占空比50%的周期信號(hào),其在傅里葉變換后各頻率分量振幅。
可見對(duì)于理想方波,其振幅頻譜對(duì)應(yīng)的正弦波頻率是基頻的奇數(shù)倍頻(在50%的占空比下)。奇次諧波的幅度是按1"下降的(/是頻率),也就是-20dB/dec(-20分貝每十倍頻)。 北京DDR測(cè)試數(shù)字信號(hào)測(cè)試數(shù)字信號(hào)電平范圍象征的邏輯狀態(tài);
數(shù)字信號(hào)基礎(chǔ)單端信號(hào)與差分信號(hào)(Single-end and Differential Signals)
數(shù)字總線大部分使用單端信號(hào)做信號(hào)傳輸,如TTL/CMOS信號(hào)都是單端信號(hào)。所謂單端信號(hào),是指用一根信號(hào)線的高低電平的變化來進(jìn)行0、1信息的傳輸,這個(gè)電平的高低變化是相對(duì)于其公共的參考地平面的。單端信號(hào)由于結(jié)構(gòu)簡(jiǎn)單,可以用簡(jiǎn)單的晶體管電路實(shí)現(xiàn),而且集成度高、功耗低,因此在數(shù)字電路中得到的應(yīng)用。是一個(gè)單端信號(hào)的傳輸模型。
當(dāng)信號(hào)傳輸速率更高時(shí),為了減小信號(hào)的跳變時(shí)間和功耗,信號(hào)的幅度一般都會(huì)相應(yīng)減小。比如以前大量使用的5V的TTL信號(hào)現(xiàn)在使用越來越少,更多使用的是3.3V/2.5V/1.8V/1.5V/1.2V的LVTTL電平,但是信號(hào)幅度減小帶來的問題是對(duì)噪聲的容忍能力會(huì)變差一些。進(jìn)一步,很多數(shù)字總線現(xiàn)在需要傳輸更長(zhǎng)的距離,從原來芯片間的互連變成板卡間的互連甚至設(shè)備間的互連,信號(hào)穿過不同的設(shè)備時(shí)會(huì)受到更多噪聲的干擾。更極端的情況是收發(fā)端的參考地平面可能也不是等電位的。因此,當(dāng)信號(hào)速率變高、傳輸距離變長(zhǎng)后仍然使用單端的方式進(jìn)行信號(hào)傳輸會(huì)帶來很大的問題。圖1.12是一個(gè)受到嚴(yán)重共模噪聲干擾的單端信號(hào),對(duì)于這種信號(hào),無論接收端的電平判決閾值設(shè)置在哪里都可能造成信號(hào)的誤判。
為了保證接收端在時(shí)鐘有效沿時(shí)采集到正確的數(shù)據(jù),通常都有建立/保持時(shí)間的要求,以避免采到數(shù)據(jù)線上跳變時(shí)不穩(wěn)定的狀態(tài),因此這種總線對(duì)于時(shí)鐘和數(shù)據(jù)線間走線長(zhǎng)度的差異都有嚴(yán)格要求。這種并行總線在使用中比較大的挑戰(zhàn)是當(dāng)總線時(shí)鐘速率超過幾百M(fèi)Hz后就很難再提高了,因?yàn)槠浜芏喔⑿芯€很難滿圖1.15并行總線的時(shí)鐘傳輸足此時(shí)苛刻的走線等長(zhǎng)的要求,特別是當(dāng)總線上同時(shí)掛有多個(gè)設(shè)備時(shí)。為了解決并行總線工作時(shí)鐘頻率很難提高的問題,一些系統(tǒng)和芯片的設(shè)計(jì)廠商提出了嵌入式時(shí)鐘的概念。其思路首先是把原來很多根的并行線用一對(duì)或多對(duì)高速差分線來代替,節(jié)省了布線空間;然后把系統(tǒng)的時(shí)鐘信息通過數(shù)據(jù)編碼的方式嵌在數(shù)據(jù)流里,省去了專門的時(shí)鐘走線。信號(hào)到了接收端,接收端采用相應(yīng)的CDR(clock-datarecovery)電路把數(shù)據(jù)流中內(nèi)嵌的時(shí)鐘信息提取出來再對(duì)數(shù)據(jù)采樣。圖1.16是一個(gè)采用嵌入式時(shí)鐘的總線例子。數(shù)字信號(hào)取值是散的,通過數(shù)學(xué)方法對(duì)原有信號(hào)處理,編碼成二進(jìn)制信號(hào)后,再載波的方式發(fā)送編碼后的數(shù)字流。
時(shí)域數(shù)字信號(hào)轉(zhuǎn)換得到的頻域信號(hào)如果起來,則可以復(fù)現(xiàn)原來的時(shí)域信號(hào)。
描繪了直流頻率分量加上基頻頻率分量與直流頻域分量加上基頻和3倍頻頻率分量,以及5倍頻率分量成的時(shí)域信號(hào)之間的差別,我們可以看到不同頻域分量的所造成的時(shí)域信號(hào)邊沿的差別。頻域里包含的頻域分量越多,這些頻域分量成的時(shí)域信號(hào)越接近 真實(shí)的數(shù)字信號(hào),高頻諧波分量主要影響信號(hào)邊沿時(shí)間,低頻的分量影響幅度。當(dāng)然,如果 時(shí)域數(shù)字信號(hào)轉(zhuǎn)變岀的一個(gè)個(gè)頻率點(diǎn)的正弦波都疊加起來,則可以完全復(fù)現(xiàn)原來的時(shí)域 數(shù)字信號(hào)。其中復(fù)原信號(hào)的不連續(xù)點(diǎn)的震蕩被稱為吉布斯震蕩現(xiàn)象。 數(shù)字信號(hào)的帶寬(Bandwidth);山東數(shù)字信號(hào)測(cè)試安裝
數(shù)字信號(hào)幅度測(cè)試的定義;中國(guó)澳門數(shù)字信號(hào)測(cè)試維修
簡(jiǎn)單的去加重實(shí)現(xiàn)方法是把輸出信號(hào)延時(shí)一個(gè)或多個(gè)比特后乘以一個(gè)加權(quán)系數(shù)并和 原信號(hào)相加。一個(gè)實(shí)現(xiàn)4階去加重的簡(jiǎn)單原理圖。
去加重方法實(shí)際上壓縮了信號(hào)直流電平的幅度,去加重的比例越大,信號(hào)直流電平被壓縮得越厲害,因此去加重的幅度在實(shí)際應(yīng)用中一般很少超過-9.5dB。做完預(yù)加重或者去加重的信號(hào),如果在信號(hào)的發(fā)送端(TX)直接觀察,并不是理想的眼圖。圖1.31所示是在發(fā)送端看到的一個(gè)帶-3.5dB預(yù)加重的10Gbps的信號(hào)眼圖,從中可以看到有明顯的“雙眼皮”現(xiàn)象。 中國(guó)澳門數(shù)字信號(hào)測(cè)試維修
力恩科技,2014-04-03正式啟動(dòng),成立了實(shí)驗(yàn)室配套,誤碼儀,協(xié)議分析儀,矢量網(wǎng)絡(luò)分析儀等幾大市場(chǎng)布局,應(yīng)對(duì)行業(yè)變化,順應(yīng)市場(chǎng)趨勢(shì)發(fā)展,在創(chuàng)新中尋求突破,進(jìn)而提升克勞德的市場(chǎng)競(jìng)爭(zhēng)力,把握市場(chǎng)機(jī)遇,推動(dòng)儀器儀表產(chǎn)業(yè)的進(jìn)步。是具有一定實(shí)力的儀器儀表企業(yè)之一,主要提供實(shí)驗(yàn)室配套,誤碼儀,協(xié)議分析儀,矢量網(wǎng)絡(luò)分析儀等領(lǐng)域內(nèi)的產(chǎn)品或服務(wù)。我們?cè)诎l(fā)展業(yè)務(wù)的同時(shí),進(jìn)一步推動(dòng)了品牌價(jià)值完善。隨著業(yè)務(wù)能力的增長(zhǎng),以及品牌價(jià)值的提升,也逐漸形成儀器儀表綜合一體化能力。值得一提的是,力恩科技致力于為用戶帶去更為定向、專業(yè)的儀器儀表一體化解決方案,在有效降低用戶成本的同時(shí),更能憑借科學(xué)的技術(shù)讓用戶極大限度地挖掘克勞德的應(yīng)用潛能。
建立時(shí)間和保持時(shí)間加起來的時(shí)間稱為建立/保持時(shí)間窗口,是接收端對(duì)于信號(hào)保持在 同一個(gè)邏輯狀態(tài)的**小的時(shí)間要求。數(shù)字信號(hào)的比特寬度如果窄于這個(gè)時(shí)間窗口就肯定無 法同時(shí)滿足建立時(shí)間和保持時(shí)間的要求,所以接收端對(duì)于建立/保持時(shí)間窗口大小的要求實(shí) 際上決定了這個(gè)電路能夠工作的比較高的數(shù)據(jù)速率。通常工 作速率高一些的芯片,很短的建 立時(shí)間、保持時(shí)間就可以保證電路可靠工作,而工作速率低一 些的芯片則會(huì)要求比較長(zhǎng)的建 立時(shí)間和保持時(shí)間。 另外要注意的是, 一個(gè)數(shù)字電路能夠可靠工作的比較高數(shù)據(jù)速率不僅取決于接收端對(duì)于 建立/保持時(shí)間的要求,輸出端的上升時(shí)間過緩、輸出幅度偏小、信號(hào)和時(shí)鐘中有抖動(dòng)、信...