對于并行總線來說，更致命的是這種總線上通常掛有多個(gè)設(shè)備，且讀寫共用，各種信號分叉造成的反射問題使得信號質(zhì)量進(jìn)一步惡化。

為了解決并行總線占用尺寸過大且對布線等長要求過于苛刻的問題，隨著芯片技術(shù)的發(fā)展和速度的提升，越來越多的數(shù)字接口開始采用串行總線。所謂串行總線，就是并行的數(shù)據(jù)在總線上不再是并行地傳輸，而是時(shí)分復(fù)用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數(shù)據(jù)寬度需要8根線，而如果把這8根線上的信號時(shí)分復(fù)用在一根線上就可 以減少需要的走線數(shù)量，同時(shí)也不需要再考慮8根線之間的等長關(guān)系。 模擬信號和數(shù)字信號之間的區(qū)別嗎？設(shè)備數(shù)字信號測試服務(wù)熱線

要把并行的信號通過串行總線傳輸，一般需要對數(shù)據(jù)進(jìn)行并/串轉(zhuǎn)換。為了進(jìn)一步減少傳輸線的數(shù)量和提高傳輸距離，很多高速數(shù)據(jù)總線采用嵌入式時(shí)鐘和8b/10b的數(shù)據(jù)編碼方式。8b/10b編碼由于直流平衡、支持AC耦合、可嵌入時(shí)鐘信息、抗共模干擾能力強(qiáng)、編解碼結(jié)構(gòu)相對簡單等優(yōu)點(diǎn)，在很多高速的數(shù)字總線如FiberChannel、PCIe、SATA、USB3.0、DisplayPort、XAUI、RapidIO等接口上得到廣泛應(yīng)用。圖1.20是一路串行的2.5Gbps的8b/10b編碼后的數(shù)據(jù)流以及相應(yīng)的解碼結(jié)果，從中可以明顯看到解出的K28.5等控制碼以及相應(yīng)的數(shù)據(jù)信息。青海數(shù)字信號測試維保傳統(tǒng)的數(shù)字信號帶寬計(jì)算；

數(shù)字信號的時(shí)鐘分配(ClockDistribution)

前面講過，對于數(shù)字電路來說，目前絕大部分的場合都是采用同步邏輯電路，而同步邏輯電路中必不可少的就是時(shí)鐘。數(shù)字信號的可靠傳輸依賴于準(zhǔn)確的時(shí)鐘采樣，一般情況下發(fā)送端和接收端都需要使用相同頻率的工作時(shí)鐘才可以保證數(shù)據(jù)不會丟失(有些特殊的應(yīng)用中收發(fā)端可以采用大致相同頻率工作時(shí)鐘，但需要在數(shù)據(jù)格式或協(xié)議層面做些特殊處理)。為了把發(fā)送端的時(shí)鐘信息傳遞到接收端以進(jìn)行正確的信號采樣，數(shù)字總線采用的時(shí)鐘分配方式大體上可以分為3類，即并行時(shí)鐘、嵌入式時(shí)鐘、前向時(shí)鐘，各有各的應(yīng)用領(lǐng)域。

為了保證接收端在時(shí)鐘有效沿時(shí)采集到正確的數(shù)據(jù)，通常都有建立/保持時(shí)間的要求，以避免采到數(shù)據(jù)線上跳變時(shí)不穩(wěn)定的狀態(tài)，因此這種總線對于時(shí)鐘和數(shù)據(jù)線間走線長度的差異都有嚴(yán)格要求。這種并行總線在使用中比較大的挑戰(zhàn)是當(dāng)總線時(shí)鐘速率超過幾百M(fèi)Hz后就很難再提高了，因?yàn)槠浜芏喔⑿芯€很難滿圖1.15并行總線的時(shí)鐘傳輸足此時(shí)苛刻的走線等長的要求，特別是當(dāng)總線上同時(shí)掛有多個(gè)設(shè)備時(shí)。為了解決并行總線工作時(shí)鐘頻率很難提高的問題，一些系統(tǒng)和芯片的設(shè)計(jì)廠商提出了嵌入式時(shí)鐘的概念。其思路首先是把原來很多根的并行線用一對或多對高速差分線來代替，節(jié)省了布線空間；然后把系統(tǒng)的時(shí)鐘信息通過數(shù)據(jù)編碼的方式嵌在數(shù)據(jù)流里，省去了專門的時(shí)鐘走線。信號到了接收端，接收端采用相應(yīng)的CDR(clock-datarecovery)電路把數(shù)據(jù)流中內(nèi)嵌的時(shí)鐘信息提取出來再對數(shù)據(jù)采樣。圖1.16是一個(gè)采用嵌入式時(shí)鐘的總線例子。數(shù)字總線采用的時(shí)鐘 分配方式大體上可以分為3類，即并行時(shí)鐘、嵌入式時(shí)鐘、前向時(shí)鐘，各有各的應(yīng)用領(lǐng)域。

采用同步時(shí)鐘的電路減少了出現(xiàn)邏輯不確定狀態(tài)的可能性，而且可以減小電路和信號布線時(shí)延的累積效應(yīng)，所以在現(xiàn)代的數(shù)字系統(tǒng)和設(shè)備中***采用。采用同步電路以后，數(shù)字電路就以一定的時(shí)鐘節(jié)拍工作，我們把數(shù)字信號每秒鐘跳變的比較大速率稱為信號的數(shù)據(jù)速率(BitRate),單位通常是bps(bitspersecond)或者bit/s。大部分并行總線的數(shù)據(jù)速率和系統(tǒng)中時(shí)鐘的工作頻率一致，比如某51系列單片機(jī)工作在11.0592MHz時(shí)鐘下，其數(shù)據(jù)線上的數(shù)據(jù)速率就是11.0592Mbps;也有些特殊的場合采用DDR方式(DoubleDataRate)采樣，數(shù)據(jù)速率是其時(shí)鐘工作頻率的2倍，比如某DDR4內(nèi)存芯片，其工作時(shí)鐘是1333MHz,其數(shù)據(jù)速率是2666Mbps。還有些高速傳輸?shù)那闆r，比如PCle、USB3.0、SATA、RapidIO、100G以太網(wǎng)等總線，時(shí)鐘信息是通過編碼嵌入在數(shù)據(jù)流中，這種情況下雖然在外部看不到有專門的時(shí)鐘傳輸通道，但是其工作起來仍然有特定的數(shù)據(jù)速率。上升時(shí)間是數(shù)字信號另一個(gè)非常關(guān)鍵的參數(shù)，它反映了一個(gè)數(shù)字信號在電平切換時(shí)邊沿變化的快慢。設(shè)備數(shù)字信號測試服務(wù)熱線

抖動是數(shù)字信號，特別是高速數(shù)字信號重要的一個(gè)概念，越是高速的信號，其比特周期越短對于抖動要求就嚴(yán)格；設(shè)備數(shù)字信號測試服務(wù)熱線

理想的跳變位置。抖動是個(gè)相對的時(shí)間量，怎么確定信號的理想的跳變位置對于 抖動的測量結(jié)果有很關(guān)鍵的影響。對于時(shí)鐘信號的測量，我們通常關(guān)心的是時(shí)鐘信號是否 精確地等間隔，因此這個(gè)理想位置通常是從被測信號中提取的一個(gè)等周期分布時(shí)鐘的跳變 沿；而對于數(shù)據(jù)信號的測量，我們關(guān)心的是這個(gè)信號相對于其時(shí)鐘的位置跳變，因此這個(gè)理 想跳變位置就是其時(shí)鐘有效沿的跳變位置。對于很多采用嵌入式時(shí)鐘的高速數(shù)字電路來 說，由于沒有專門的時(shí)鐘傳輸通道，情況要更復(fù)雜一些，這時(shí)的理想跳變位置通常是指用一 個(gè)特定的時(shí)鐘恢復(fù)電路(可能是硬件的也可能是軟件的)從數(shù)據(jù)中恢復(fù)出的時(shí)鐘的有效跳 變沿。設(shè)備數(shù)字信號測試服務(wù)熱線