數(shù)字信號(hào)的時(shí)鐘分配(ClockDistribution)
前面講過(guò),對(duì)于數(shù)字電路來(lái)說(shuō),目前絕大部分的場(chǎng)合都是采用同步邏輯電路,而同步邏輯電路中必不可少的就是時(shí)鐘。數(shù)字信號(hào)的可靠傳輸依賴于準(zhǔn)確的時(shí)鐘采樣,一般情況下發(fā)送端和接收端都需要使用相同頻率的工作時(shí)鐘才可以保證數(shù)據(jù)不會(huì)丟失(有些特殊的應(yīng)用中收發(fā)端可以采用大致相同頻率工作時(shí)鐘,但需要在數(shù)據(jù)格式或協(xié)議層面做些特殊處理)。為了把發(fā)送端的時(shí)鐘信息傳遞到接收端以進(jìn)行正確的信號(hào)采樣,數(shù)字總線采用的時(shí)鐘分配方式大體上可以分為3類(lèi),即并行時(shí)鐘、嵌入式時(shí)鐘、前向時(shí)鐘,各有各的應(yīng)用領(lǐng)域。 數(shù)字信號(hào)帶寬用每bit占用的時(shí)間間隔的倒數(shù)來(lái)近似表示,傳輸速率的單位是bit/s,傳輸速率=傳輸信號(hào)的帶寬。云南數(shù)字信號(hào)測(cè)試哪里買(mǎi)
這種并/串轉(zhuǎn)換方法由于不涉及信號(hào)的編解碼,結(jié)構(gòu)簡(jiǎn)單,效率較高,但是需要收發(fā)端進(jìn)行精確的時(shí)鐘同步以控制信號(hào)的復(fù)用和解復(fù)用操作,因此需要專(zhuān)門(mén)的時(shí)鐘傳輸通道,而且串行信號(hào)上一旦出現(xiàn)比較大的抖動(dòng)就會(huì)造成串/并轉(zhuǎn)換的錯(cuò)誤。
因此,這種簡(jiǎn)單的并/串轉(zhuǎn)換方式一般用于比較關(guān)注傳輸效率的芯片間的短距離互連或者一些光端機(jī)信號(hào)的傳輸中。另外,由于信號(hào)沒(méi)有經(jīng)過(guò)任何編碼,信號(hào)中可能會(huì)出現(xiàn)比較長(zhǎng)的連續(xù)的0或者連續(xù)的1,因此信號(hào)必須采用直流耦合方式,收發(fā)端一旦存在比較大的共?;虻卦肼?,會(huì)嚴(yán)重影響信號(hào)質(zhì)量,因此這種并/串轉(zhuǎn)換方式用于電信號(hào)傳輸時(shí)或者傳輸速率不太高(通常<1Gbps),或者傳輸距離不太遠(yuǎn)(通常<50cm)的場(chǎng)合。 貴州數(shù)字信號(hào)測(cè)試市場(chǎng)價(jià)價(jià)格走勢(shì)數(shù)字信號(hào)的建立/保持時(shí)間(Setup/Hold Time);
數(shù)字信號(hào)并行總線與串行總線(Parallel and Serial Bus)
雖然隨著技術(shù)的發(fā)展,現(xiàn)代的數(shù)字芯片已經(jīng)集成了越來(lái)越多的功能,但是對(duì)于稍微復(fù)雜 一點(diǎn)的系統(tǒng)來(lái)說(shuō),很多時(shí)候單獨(dú)一個(gè)芯片很難完成所有的工作,這就需要和其他芯片配合起 來(lái)工作。比如現(xiàn)在的CPU的處理能力越來(lái)越強(qiáng),很多CPU內(nèi)部甚至集成了顯示處理的功 能,但是仍然需要配合外部的內(nèi)存芯片來(lái)存儲(chǔ)臨時(shí)的數(shù)據(jù),需要配合橋接芯片擴(kuò)展硬盤(pán)、 USB等接口;現(xiàn)代的FPGA內(nèi)部也可以集成CPU、DSP、RAM、高速收發(fā)器等,但有些 場(chǎng)合可能還需要配合用的DSP來(lái)進(jìn)一步提高浮點(diǎn)處理效率,配合額外的內(nèi)存芯片來(lái)擴(kuò)展 存儲(chǔ)空間,配合用的物理層芯片來(lái)擴(kuò)展網(wǎng)口、USB等,或者需要多片F(xiàn)PGA互連來(lái)提高處 理能力。所有這一切,都需要用到相應(yīng)的總線來(lái)實(shí)現(xiàn)多個(gè)數(shù)字芯片間的互連。如果我們把 各個(gè)功能芯片想象成人體的各個(gè)功能,總線就是血脈和經(jīng)絡(luò),通過(guò)這些路徑,各個(gè)功能 模塊間才能進(jìn)行有效的數(shù)據(jù)交換和協(xié)同工作。
時(shí)域數(shù)字信號(hào)轉(zhuǎn)換得到的頻域信號(hào)如果起來(lái),則可以復(fù)現(xiàn)原來(lái)的時(shí)域信號(hào)。
描繪了直流頻率分量加上基頻頻率分量與直流頻域分量加上基頻和3倍頻頻率分量,以及5倍頻率分量成的時(shí)域信號(hào)之間的差別,我們可以看到不同頻域分量的所造成的時(shí)域信號(hào)邊沿的差別。頻域里包含的頻域分量越多,這些頻域分量成的時(shí)域信號(hào)越接近 真實(shí)的數(shù)字信號(hào),高頻諧波分量主要影響信號(hào)邊沿時(shí)間,低頻的分量影響幅度。當(dāng)然,如果 時(shí)域數(shù)字信號(hào)轉(zhuǎn)變岀的一個(gè)個(gè)頻率點(diǎn)的正弦波都疊加起來(lái),則可以完全復(fù)現(xiàn)原來(lái)的時(shí)域 數(shù)字信號(hào)。其中復(fù)原信號(hào)的不連續(xù)點(diǎn)的震蕩被稱(chēng)為吉布斯震蕩現(xiàn)象。 數(shù)字信號(hào)是一種信號(hào)與自變量和因變量的分散。變量通常用整數(shù)表示的,而因變量的數(shù)量有限的數(shù)字表示。
可以插入控制字符。在10bit數(shù)據(jù)可以表示的1024個(gè)組合中,除了512個(gè)組合用 于對(duì)應(yīng)原始的8bit數(shù)據(jù)以及一些不太好的組合(這樣信號(hào)里有太長(zhǎng)的 連續(xù)0或者1,而且明顯0、1的數(shù)量不平衡)以外,還有一些很特殊的組合。這些特殊的組 合可以用來(lái)在數(shù)據(jù)傳輸過(guò)程中作為控制字符插入。這些控制字符不對(duì)應(yīng)特定的 8bit數(shù)據(jù),但是在有些總線應(yīng)用里可以一些特殊的含義。比如K28.5碼型,其特殊的 碼型組合可以幫助接收端更容易判別接收到的連續(xù)的10bit數(shù)據(jù)流的符號(hào)邊界,所以在一 些總線的初始化階段或數(shù)據(jù)包的包頭都會(huì)進(jìn)行發(fā)送。還有一些特殊的符號(hào)用于進(jìn)行鏈路訓(xùn) 練、標(biāo)記不同的數(shù)據(jù)包類(lèi)型、進(jìn)行收發(fā)端的時(shí)鐘速率匹配等。數(shù)字信號(hào)常用的編碼方式有哪些?廣東數(shù)字信號(hào)測(cè)試多端口矩陣測(cè)試
上升時(shí)間是數(shù)字信號(hào)另一個(gè)非常關(guān)鍵的參數(shù),它反映了一個(gè)數(shù)字信號(hào)在電平切換時(shí)邊沿變化的快慢。云南數(shù)字信號(hào)測(cè)試哪里買(mǎi)
數(shù)字信號(hào)基礎(chǔ)單端信號(hào)與差分信號(hào)(Single-end and Differential Signals)
數(shù)字總線大部分使用單端信號(hào)做信號(hào)傳輸,如TTL/CMOS信號(hào)都是單端信號(hào)。所謂單端信號(hào),是指用一根信號(hào)線的高低電平的變化來(lái)進(jìn)行0、1信息的傳輸,這個(gè)電平的高低變化是相對(duì)于其公共的參考地平面的。單端信號(hào)由于結(jié)構(gòu)簡(jiǎn)單,可以用簡(jiǎn)單的晶體管電路實(shí)現(xiàn),而且集成度高、功耗低,因此在數(shù)字電路中得到的應(yīng)用。是一個(gè)單端信號(hào)的傳輸模型。
當(dāng)信號(hào)傳輸速率更高時(shí),為了減小信號(hào)的跳變時(shí)間和功耗,信號(hào)的幅度一般都會(huì)相應(yīng)減小。比如以前大量使用的5V的TTL信號(hào)現(xiàn)在使用越來(lái)越少,更多使用的是3.3V/2.5V/1.8V/1.5V/1.2V的LVTTL電平,但是信號(hào)幅度減小帶來(lái)的問(wèn)題是對(duì)噪聲的容忍能力會(huì)變差一些。進(jìn)一步,很多數(shù)字總線現(xiàn)在需要傳輸更長(zhǎng)的距離,從原來(lái)芯片間的互連變成板卡間的互連甚至設(shè)備間的互連,信號(hào)穿過(guò)不同的設(shè)備時(shí)會(huì)受到更多噪聲的干擾。更極端的情況是收發(fā)端的參考地平面可能也不是等電位的。因此,當(dāng)信號(hào)速率變高、傳輸距離變長(zhǎng)后仍然使用單端的方式進(jìn)行信號(hào)傳輸會(huì)帶來(lái)很大的問(wèn)題。圖1.12是一個(gè)受到嚴(yán)重共模噪聲干擾的單端信號(hào),對(duì)于這種信號(hào),無(wú)論接收端的電平判決閾值設(shè)置在哪里都可能造成信號(hào)的誤判。
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建立時(shí)間和保持時(shí)間加起來(lái)的時(shí)間稱(chēng)為建立/保持時(shí)間窗口,是接收端對(duì)于信號(hào)保持在 同一個(gè)邏輯狀態(tài)的**小的時(shí)間要求。數(shù)字信號(hào)的比特寬度如果窄于這個(gè)時(shí)間窗口就肯定無(wú) 法同時(shí)滿足建立時(shí)間和保持時(shí)間的要求,所以接收端對(duì)于建立/保持時(shí)間窗口大小的要求實(shí) 際上決定了這個(gè)電路能夠工作的比較高的數(shù)據(jù)速率。通常工 作速率高一些的芯片,很短的建 立時(shí)間、保持時(shí)間就可以保證電路可靠工作,而工作速率低一 些的芯片則會(huì)要求比較長(zhǎng)的建 立時(shí)間和保持時(shí)間。 另外要注意的是, 一個(gè)數(shù)字電路能夠可靠工作的比較高數(shù)據(jù)速率不僅取決于接收端對(duì)于 建立/保持時(shí)間的要求,輸出端的上升時(shí)間過(guò)緩、輸出幅度偏小、信號(hào)和時(shí)鐘中有抖動(dòng)、信...