為了提高串行數(shù)據(jù)傳輸?shù)目煽啃裕F(xiàn)在很多更高速率的數(shù)字接口采用對(duì)數(shù)據(jù)進(jìn)行編碼后再做并/串轉(zhuǎn)換的方式。編碼的方式有很多，如8b/9b編碼、8b/10b編碼、64b/66b編碼、128b/130b編碼等，下面以當(dāng)下流行的ANSI8b/10b編碼為例進(jìn)行介紹。

在ANSI8b/10b編碼方式中，8bit的數(shù)據(jù)先通過相應(yīng)的編碼規(guī)則轉(zhuǎn)換成10bit的數(shù)據(jù)，再進(jìn)行并/串轉(zhuǎn)換；接收端收到信號(hào)后先把串行數(shù)據(jù)進(jìn)行串/并轉(zhuǎn)換得到10bit的數(shù)據(jù)，再通過10bit到8bit的解碼得到原始傳輸?shù)?bit數(shù)據(jù)。因此，如果發(fā)送端并行側(cè)的數(shù)據(jù)速率是8bit×100Mbps,通過8b/10b編碼和并/串轉(zhuǎn)換后的串行側(cè)的數(shù)據(jù)速率就是1bit×1Gbps。8b/10b編碼方法早由IBM發(fā)明，后來成為ANSI標(biāo)準(zhǔn)的一部分(ANSIX3.230-1994,clause11),并在通信和計(jì)算機(jī)總線上廣泛應(yīng)用。表1.1是ANSI8b/10b編碼表的一部分，以數(shù)據(jù)0x00為例， 數(shù)字 信號(hào)處理系統(tǒng)的基本組成；西藏PCI-E測(cè)試數(shù)字信號(hào)測(cè)試

采用串行總線以后，就單根線來說，由于上面要傳輸原來多根線傳輸?shù)臄?shù)據(jù)，所以其工作速率一般要比相應(yīng)的并行總線高很多。比如以前計(jì)算機(jī)上的擴(kuò)展槽上使用的PCI總線采用并行32位的數(shù)據(jù)線，每根數(shù)據(jù)線上的數(shù)據(jù)傳輸速率是33Mbps,演變到PCle(PCI-express)的串行版本后每根線上的數(shù)據(jù)速率至少是2.5Gbps(PCIel.0代標(biāo)準(zhǔn)),現(xiàn)在PCIe的數(shù)據(jù)速率已經(jīng)達(dá)到了16Gbps(PCIe4.0代標(biāo)準(zhǔn))或32Gbps(PCIe5.0代標(biāo)準(zhǔn))。采用串行總線的另一個(gè)好處是在提高數(shù)據(jù)傳輸速率的同時(shí)節(jié)省了布線空間，芯片的功耗也降低了，所以在現(xiàn)代的電子設(shè)備中，當(dāng)需要進(jìn)行高速數(shù)據(jù)傳輸時(shí)，使用串行總線的越來越多。

數(shù)據(jù)速率提高以后，對(duì)于阻抗匹配、線路損耗和抖動(dòng)的要求就更高，稍不注意就很容易產(chǎn)生信號(hào)質(zhì)量的問題。圖1.10是一個(gè)典型的1Gbps的信號(hào)從發(fā)送端經(jīng)過芯片封裝、PCB、連接器、背板傳輸?shù)浇邮斩说男盘?hào)路徑，可以看到在發(fā)送端的接近理想的0、1跳變的數(shù)字信號(hào)到達(dá)接收端后由于高頻損耗、反射等的影響，信號(hào)波形已經(jīng)變得非常惡劣，所以串行總線的設(shè)計(jì)對(duì)于數(shù)字電路工程師來說是一個(gè)很大的挑戰(zhàn)。 寧夏數(shù)字信號(hào)測(cè)試USB測(cè)試數(shù)字信號(hào)上升時(shí)間的定義；

數(shù)字信號(hào)的均衡(Equalization)

前面介紹了預(yù)加重或者去加重技術(shù)對(duì)于克服傳輸通道損耗、改善高速數(shù)字信號(hào)接收端信號(hào)質(zhì)量的作用，但是當(dāng)信號(hào)速率進(jìn)一步提高或者傳輸距離更長時(shí)，**在發(fā)送端已不能充分補(bǔ)償傳輸通道帶來的損耗，這時(shí)就需要在接收端同時(shí)使用均衡技術(shù)來進(jìn)一步改善信號(hào)質(zhì)量。所謂均衡，是在數(shù)字信號(hào)的接收端進(jìn)行的一種補(bǔ)償高頻損耗的技術(shù)。常見的信號(hào)均衡技術(shù)有3種：CTLE(ContinuousTimeLinearEqualization)、FFE(FeedForwardEqualization)和DFE(DecisionFeedbackEqualization).CTLE是在接收端提供一個(gè)高通濾波器，這個(gè)高通濾波器可以對(duì)信號(hào)中的主要高頻分量進(jìn)行放大，這一點(diǎn)和發(fā)送端的預(yù)加重技術(shù)帶來的效果是類似的。有些速率比較高的總線，為了適應(yīng)不同鏈路長度損耗的影響，還支持多擋不同增益的CTLE均衡器。圖1.35是PCle5.0總線在接收端使用的CTLE均衡器的頻響曲線的例子。

抖動(dòng)的頻率范圍。抖動(dòng)實(shí)際上是時(shí)間上的噪聲，其時(shí)間偏差的變化頻率可能比較  快也可能比較慢。通常把變化頻率超過10Hz以上的抖動(dòng)成分稱為jitter,而變化頻率低于  10Hz的抖動(dòng)成分稱為wander(漂移)。wander主要反映的是時(shí)鐘源隨著時(shí)間、溫度等的緩  慢變化，影響的是時(shí)鐘或定時(shí)信號(hào)的***精度。在通信或者信號(hào)傳輸中，由于收發(fā)雙方都會(huì)  采用一定的時(shí)鐘架構(gòu)來進(jìn)行時(shí)鐘的分配和同步，緩慢的時(shí)鐘漂移很容易被跟蹤上或補(bǔ)償?shù)簦?因此wander對(duì)于數(shù)字電路傳輸?shù)恼`碼率影響不大，高速數(shù)字電路測(cè)量中關(guān)心的主要是高  頻的jitter。數(shù)字信號(hào)幅度測(cè)試的定義；

預(yù)加重是一種在發(fā)送端事先對(duì)發(fā)送信號(hào)的高頻分量進(jìn)行補(bǔ)償?shù)姆椒?，這種方法的實(shí)現(xiàn)是通過增大信號(hào)跳變邊沿后個(gè)比特(跳變比特)的幅度(預(yù)加重)來完成的。比如對(duì)于一個(gè)00111的比特序列來說，做完預(yù)加重后序列里個(gè)1的幅度會(huì)比第二個(gè)和第三個(gè)1的幅度大。由于跳變比特了信號(hào)里的高頻分量，所以這種方法實(shí)際上提高了發(fā)送信號(hào)中高頻信號(hào)的能量。在實(shí)際實(shí)現(xiàn)時(shí)，有時(shí)并不是增加跳變比特的幅度，而是相應(yīng)減小非跳變比特的幅度，減小非跳變比特幅度的這種方法有時(shí)又叫去加重(De-emphasis)。圖1.26反映的是預(yù)加重后信號(hào)波形的變化。

對(duì)于預(yù)加重技術(shù)來說，其對(duì)信號(hào)改善的效果取決于其預(yù)加重的幅度的大小，預(yù)加重的幅度是指經(jīng)過預(yù)加重后跳變比特相對(duì)于非跳變比特幅度的變化。預(yù)加重幅度的計(jì)算公式如圖1.27所示。數(shù)字總線中經(jīng)常使用的預(yù)加重有3.5dB、6dB、9.5dB等。對(duì)于6dB的預(yù)加重來說，相當(dāng)于從發(fā)送端看，跳變比特的電壓幅度是非跳變比特電壓幅度的2倍。 數(shù)字信號(hào)處理的解決方案；江蘇數(shù)字信號(hào)測(cè)試維保

對(duì)于一個(gè)數(shù)字信號(hào)，要進(jìn)行可靠的0、1信號(hào)傳輸，就必須滿足一定的電平、幅度、時(shí)序等標(biāo)準(zhǔn)的要求。西藏PCI-E測(cè)試數(shù)字信號(hào)測(cè)試

簡單的去加重實(shí)現(xiàn)方法是把輸出信號(hào)延時(shí)一個(gè)或多個(gè)比特后乘以一個(gè)加權(quán)系數(shù)并和 原信號(hào)相加。一個(gè)實(shí)現(xiàn)4階去加重的簡單原理圖。

去加重方法實(shí)際上壓縮了信號(hào)直流電平的幅度，去加重的比例越大，信號(hào)直流電平被壓縮得越厲害，因此去加重的幅度在實(shí)際應(yīng)用中一般很少超過-9.5dB。做完預(yù)加重或者去加重的信號(hào)，如果在信號(hào)的發(fā)送端(TX)直接觀察，并不是理想的眼圖。圖1.31所示是在發(fā)送端看到的一個(gè)帶-3.5dB預(yù)加重的10Gbps的信號(hào)眼圖，從中可以看到有明顯的“雙眼皮”現(xiàn)象。 西藏PCI-E測(cè)試數(shù)字信號(hào)測(cè)試

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