數(shù)字信號(hào)的上升時(shí)間(Rising Time)

任何一個(gè)真實(shí)的數(shù)字信號(hào)在由一個(gè)邏輯電平狀態(tài)跳轉(zhuǎn)到另一個(gè)邏輯電平狀態(tài)時(shí),其中間的過(guò)渡時(shí)間都不會(huì)是無(wú)限短的。信號(hào)電平跳變的過(guò)渡時(shí)間越短，說(shuō)明信號(hào)邊沿越陡。我們通常使用上升時(shí)間(RisingTime)這個(gè)參數(shù)來(lái)衡量信號(hào)邊沿的陡緩程度，通常上升時(shí)間是指數(shù)字信號(hào)由幅度的10%增加到幅度的90%所花的時(shí)間(也有些場(chǎng)合會(huì)使用20%～80%的上升時(shí)間或其他標(biāo)準(zhǔn))。上升時(shí)間越短，說(shuō)明信號(hào)越陡峭。大部分?jǐn)?shù)字信號(hào)的下降時(shí)間(信號(hào)從幅度的90%下降到幅度的10%所花的時(shí)間)和上升時(shí)間差不多(也有例外)。圖1.2比較了兩種不同上升時(shí)間的數(shù)字信號(hào)。上升時(shí)間可以客觀反映信號(hào)邊沿的陡緩程度，而且由于計(jì)算和測(cè)量簡(jiǎn)單，所以得到的應(yīng)用。對(duì)有些非常高速的串行數(shù)字信號(hào)，如PCIe、USB3.0、100G以太網(wǎng)等信號(hào)，由于信號(hào)速率很高，傳輸線對(duì)信號(hào)的損耗很大，信號(hào)波形中很難找到穩(wěn)定的幅度10%和90%的位置，所以有時(shí)也會(huì)用幅度20%～80%的上升時(shí)間來(lái)衡量信號(hào)的陡緩程度。通常速率越高的信號(hào)其上升時(shí)間也會(huì)更陡一些(但不一定速率低的信號(hào)上升時(shí)間一定就緩),上升時(shí)間是數(shù)字信號(hào)分析中的一個(gè)非常重要的概念，后面我們會(huì)反復(fù)提及和用到這個(gè)概念。 模擬信號(hào)和數(shù)字信號(hào)的差異；西藏?cái)?shù)字信號(hào)測(cè)試銷售

這種方法由于不需要單獨(dú)的時(shí)鐘走線，各對(duì)差分線可以采用各自的CDR電路，所以對(duì)各對(duì)線的等長(zhǎng)要求不太嚴(yán)格(即使要求嚴(yán)格也很容易實(shí)現(xiàn)，因?yàn)樽呔€數(shù)量減少，而且信號(hào)都是點(diǎn)對(duì)點(diǎn)傳輸)。為了把時(shí)鐘信息嵌在數(shù)據(jù)流里，需要對(duì)數(shù)據(jù)進(jìn)行編碼，比較常用的編碼方式有ANSI的8b/10b編碼、64b/66b編碼、曼徹斯特編碼、特殊的數(shù)據(jù)編碼以及對(duì)數(shù)據(jù)進(jìn)行加擾等。

嵌入式時(shí)鐘結(jié)構(gòu)的關(guān)鍵在于CDR電路，CDR的工作原理如圖1.17所示。CDR通常用一個(gè)PLL電路實(shí)現(xiàn)，可以從數(shù)據(jù)中提取時(shí)鐘。PLL電路通過(guò)鑒相器(PhaseDetector)比較輸入信號(hào)和本地VCO(壓控振蕩器)間的相差，并把相差信息通過(guò)環(huán)路濾波器(Filter)濾波后轉(zhuǎn)換成低頻的對(duì)VCO的控制電壓信號(hào)，通過(guò)不斷的比較和調(diào)整終實(shí)現(xiàn)本地VCO對(duì)輸入信號(hào)的時(shí)鐘鎖定。 河南數(shù)字信號(hào)測(cè)試銷售價(jià)格數(shù)字信號(hào)處理的解決方案；

數(shù)據(jù)經(jīng)過(guò)8b/10b編碼后有以下優(yōu)點(diǎn)：

(1)有足夠多的跳變沿，可以從數(shù)據(jù)中進(jìn)行時(shí)鐘恢復(fù)。正常傳輸?shù)臄?shù)據(jù)中可能會(huì)有比較長(zhǎng)的連續(xù)的0或者連續(xù)的1,而進(jìn)行完8b/10b編碼后，其編碼規(guī)則保證了編碼后的數(shù)據(jù)流中不會(huì)出現(xiàn)超過(guò)5個(gè)連續(xù)的0或1,信號(hào)中會(huì)出現(xiàn)足夠多的跳變沿，因此可以采用嵌入式的時(shí)鐘方式，即接收端可以從數(shù)據(jù)流中通過(guò)PLL電路直接恢復(fù)時(shí)鐘，不需要專門的時(shí)鐘傳輸通道。

(2)直流平衡，可以采用AC耦合方式。經(jīng)過(guò)編碼后數(shù)據(jù)中不會(huì)出現(xiàn)連續(xù)的0或者1, 但還是有可能在某個(gè)時(shí)間段內(nèi)0或者1的數(shù)量偏多一些。從上面的編碼表中我們可以看 到，同一個(gè)Byte對(duì)應(yīng)有正、負(fù)兩組10bit的編碼， 一個(gè)編碼中1的數(shù)量多一些，另一個(gè)編碼中 0 的數(shù)量多一些。數(shù)據(jù)在對(duì)當(dāng)前的Byte進(jìn)行8b/10b編碼傳輸時(shí)，會(huì)根據(jù)前面歷史傳輸?shù)?數(shù)據(jù)中正負(fù)bit的數(shù)量來(lái)選擇使用哪一組編碼，從而可以保證總線上正負(fù)bit的數(shù)量在任何 時(shí)刻基本都是平衡的，也就是直流點(diǎn)不會(huì)發(fā)生大的變化。直流點(diǎn)平衡以后，在信號(hào)傳輸?shù)穆?徑上我們就可以采用AC耦合方式(常用的方法是在發(fā)送端或接收端串接隔直電容),這  樣信號(hào)對(duì)于收發(fā)端的地電平變化和共模噪聲的抵抗能力進(jìn)一步增強(qiáng)，可以傳輸更遠(yuǎn)的距離。

可以插入控制字符。在10bit數(shù)據(jù)可以表示的1024個(gè)組合中，除了512個(gè)組合用 于對(duì)應(yīng)原始的8bit數(shù)據(jù)以及一些不太好的組合(這樣信號(hào)里有太長(zhǎng)的 連續(xù)0或者1,而且明顯0、1的數(shù)量不平衡)以外，還有一些很特殊的組合。這些特殊的組 合可以用來(lái)在數(shù)據(jù)傳輸過(guò)程中作為控制字符插入。這些控制字符不對(duì)應(yīng)特定的 8bit數(shù)據(jù)，但是在有些總線應(yīng)用里可以一些特殊的含義。比如K28.5碼型，其特殊的 碼型組合可以幫助接收端更容易判別接收到的連續(xù)的10bit數(shù)據(jù)流的符號(hào)邊界，所以在一 些總線的初始化階段或數(shù)據(jù)包的包頭都會(huì)進(jìn)行發(fā)送。還有一些特殊的符號(hào)用于進(jìn)行鏈路訓(xùn) 練、標(biāo)記不同的數(shù)據(jù)包類型、進(jìn)行收發(fā)端的時(shí)鐘速率匹配等。對(duì)于一個(gè)數(shù)字信號(hào)，要進(jìn)行可靠的0、1信號(hào)傳輸，就必須滿足一定的電平、幅度、時(shí)序等標(biāo)準(zhǔn)的要求。

需要注意的是，采用8b/10b編碼方式也是有缺點(diǎn)的，比較大的缺點(diǎn)就是8bit到10bit的編碼會(huì)造成額外的20%的編碼開(kāi)銷，所以很多10Gbps左右或更高速率的總線不再使用8b/10b編碼方式。比如PCIe1.0和PCIe2.0的總線速率分別為2.5Gbps和5Gbps,都是采用8b/10b編碼，而PCle3.0、PCle4.0、PCle5.0的總線速率分別達(dá)到8Gbps、16Gbps和32Gbps,并通過(guò)效率更高的128b/130b的編碼結(jié)合擾碼的方法來(lái)實(shí)現(xiàn)直流平衡和嵌入式時(shí)鐘。另一個(gè)例子是FibreChannel總線，1xFC、2xFC、4xFC、8xFC的數(shù)據(jù)速率分別為1.0625Gbps、2 . 125Gbps,4 . 25Gbps 、8 . 5Gbps,都是采用8b/10b編碼，而16xFC 、32xFC 的數(shù)據(jù)速率分別  為14.025Gbps和28.05Gbps,采用的是效率更高的64b/66b編碼方式。64b/66b編碼在 10G和100G以太網(wǎng)中也有廣泛應(yīng)用。什么是模擬信號(hào)和數(shù)字信號(hào)是什么。PCI-E測(cè)試數(shù)字信號(hào)測(cè)試商家

上升時(shí)間是數(shù)字信號(hào)另一個(gè)非常關(guān)鍵的參數(shù)，它反映了一個(gè)數(shù)字信號(hào)在電平切換時(shí)邊沿變化的快慢。西藏?cái)?shù)字信號(hào)測(cè)試銷售

數(shù)字信號(hào)的建立/保持時(shí)間(Setup/HoldTime)

不論數(shù)字信號(hào)的上升沿是陡還是緩，在信號(hào)跳變時(shí)總會(huì)有一段過(guò)渡時(shí)間處于邏輯判決閾值的上限和下限之間，從而造成邏輯的不確定狀態(tài)。更糟糕的是，通常的數(shù)字信號(hào)都不只一路，可能是多路信號(hào)一起傳輸來(lái)一些邏輯和功能狀態(tài)。這些多路信號(hào)之間由于電氣特性的不完全一致以及PCB走線路徑長(zhǎng)短的不同，在到達(dá)其接收端時(shí)會(huì)存在不同的時(shí)延，時(shí)延的不同會(huì)進(jìn)一步增加邏輯狀態(tài)的不確定性。

由于我們感興趣的邏輯狀態(tài)通常是信號(hào)電平穩(wěn)定以后的狀態(tài)而不是跳變時(shí)所的狀態(tài)，所以現(xiàn)在大部分?jǐn)?shù)字電路采用同步電路，即系統(tǒng)中有一個(gè)統(tǒng)一的工作時(shí)鐘對(duì)信號(hào)進(jìn)行采樣。如圖1.5所示，雖然信號(hào)在跳變過(guò)程中可能會(huì)有不確定的邏輯狀態(tài)，但是若我們只在時(shí)鐘CLK的上升沿對(duì)信號(hào)進(jìn)行判決采樣，則得到的就是穩(wěn)定的邏輯狀態(tài)。 西藏?cái)?shù)字信號(hào)測(cè)試銷售

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