數(shù)字信號測試串行總線的8b/10b編碼(8b/10bEncoding)

前面我們介紹過，使用串行比并行總線可以節(jié)省更多的布線空間，芯片、電纜等的尺寸可以做得更小，同時傳輸速率更高。但是我們知道，在很多數(shù)字系統(tǒng)如CPU、DSP、FPGA等內(nèi)部，進(jìn)行數(shù)據(jù)處理的小單位都是Byte,即8bit,把一個或多個Byte的數(shù)據(jù)通過串行總線可靠地傳輸出去是需要對數(shù)據(jù)做些特殊處理的。將并行數(shù)據(jù)轉(zhuǎn)換成串行信號傳輸?shù)暮唵蔚姆椒ㄈ鐖D1.19所示。比如發(fā)送端的數(shù)據(jù)寬度是8bit,時鐘速率是100MHz,我們可以通過Mux(復(fù)用器)芯片把8bit的數(shù)據(jù)時分復(fù)用到1bit的數(shù)據(jù)線上，相應(yīng)的數(shù)據(jù)速率提高到800Mbps(在有些LVDS的視頻信號傳輸中比較常用的是把并行的7bit數(shù)據(jù)時分復(fù)用到1bit數(shù)據(jù)線上)。信號到達(dá)接收端以后，再通過Demux(解復(fù)用器)芯片把串行的信號分成8路低速的數(shù)據(jù)。 數(shù)字信號的預(yù)加重（Pre-emphasis）;青海數(shù)字信號測試配件

通常情況下預(yù)加重技術(shù)使用在信號的發(fā)送端，通過預(yù)先對信號的高頻分量進(jìn)行增強(qiáng)來 補(bǔ)償傳輸通道的損耗。預(yù)加重技術(shù)由于實(shí)現(xiàn)起來相對簡單，所以在很多數(shù)據(jù)速率超過 1Gbps 的總線中使用，比如PCle,SATA 、USB3 .0 、Displayport等總線中都有使用。當(dāng) 信號速率進(jìn)一步提高以后，傳輸通道的高頻損耗更加嚴(yán)重，靠發(fā)送端的預(yù)加重已經(jīng)不太 夠用，所以很多高速總線除了對預(yù)加重的階數(shù)進(jìn)一步提高以外，還會在接收端采用復(fù)雜的均 衡技術(shù)，比如PCle3.0 、SATA Gen3 、USB3.0 、Displayport HBR2 、10GBase-KR等總線中都 在接收端采用了均衡技術(shù)。采用了這些技術(shù)后，F(xiàn)R-4等傳統(tǒng)廉價的電路板材料也可以應(yīng)用 于高速的數(shù)字信號傳輸中，從而節(jié)約了系統(tǒng)實(shí)現(xiàn)的成本。青海數(shù)字信號測試配件什么是模擬信號？數(shù)字信號？

建立時間和保持時間加起來的時間稱為建立/保持時間窗口，是接收端對于信號保持在 同一個邏輯狀態(tài)的**小的時間要求。數(shù)字信號的比特寬度如果窄于這個時間窗口就肯定無 法同時滿足建立時間和保持時間的要求，所以接收端對于建立/保持時間窗口大小的要求實(shí) 際上決定了這個電路能夠工作的比較高的數(shù)據(jù)速率。通常工 作速率高一些的芯片，很短的建 立時間、保持時間就可以保證電路可靠工作，而工作速率低一 些的芯片則會要求比較長的建 立時間和保持時間。

另外要注意的是， 一個數(shù)字電路能夠可靠工作的比較高數(shù)據(jù)速率不僅取決于接收端對于 建立/保持時間的要求，輸出端的上升時間過緩、輸出幅度偏小、信號和時鐘中有抖動、信號 有畸變等很多因素都會消耗信號建立/保持時間的裕量。因此一個數(shù)字電路能夠達(dá)到的比較高數(shù)據(jù)傳輸速率與發(fā)送芯片、接收芯片以及傳輸路徑都有關(guān)系。

建立時間和保持時間是數(shù)字電路非常重要的概念，是接收端可靠信號接收的**基本要 求，也是數(shù)字電路可靠工作的基礎(chǔ)。可以說，大部分?jǐn)?shù)字信號的測量項(xiàng)目如數(shù)據(jù)速率、信號 幅度、眼圖、抖動等的測量都是為了間接保證信號滿足接收端對建立時間和保持時間的要 求，在以后章節(jié)的論述中我們可以慢慢體會。

值得注意的是，在同步電路中，如果要得到穩(wěn)定的邏輯狀態(tài)，對于采樣時鐘和信號間的時序關(guān)系是有要求的。比如，如果時鐘的有效邊沿正好對應(yīng)到數(shù)據(jù)的跳變區(qū)域附近，可能會采樣到不可靠的邏輯狀態(tài)。數(shù)字電路要得到穩(wěn)定的邏輯狀態(tài)，通常都要求在采樣時鐘有效邊沿到來時被采信號已經(jīng)提前建立一個新的邏輯狀態(tài)，這個提前的時間通常稱為建立時間(SetupTime);同樣，在采樣時鐘的有效邊沿到來后，被采信號還需要保持這個邏輯狀態(tài)一定時間以保證采樣數(shù)據(jù)的穩(wěn)定，這個時間通常稱為保持時間(HoldTime)。如圖1.6所示是一個典型的D觸發(fā)器對建立和保持時間的要求。Data信號在CLK信號的有效邊沿到來t、前必須建立穩(wěn)定的邏輯狀態(tài)，在CLK有效邊沿到來后還要保持當(dāng)前邏輯狀態(tài)至少tn這么久，否則有可能造成數(shù)據(jù)采樣的錯誤。對于一個數(shù)字信號，要進(jìn)行可靠的0、1信號傳輸，就必須滿足一定的電平、幅度、時序等標(biāo)準(zhǔn)的要求。

需要注意的是，采用8b/10b編碼方式也是有缺點(diǎn)的，比較大的缺點(diǎn)就是8bit到10bit的編碼會造成額外的20%的編碼開銷，所以很多10Gbps左右或更高速率的總線不再使用8b/10b編碼方式。比如PCIe1.0和PCIe2.0的總線速率分別為2.5Gbps和5Gbps,都是采用8b/10b編碼，而PCle3.0、PCle4.0、PCle5.0的總線速率分別達(dá)到8Gbps、16Gbps和32Gbps,并通過效率更高的128b/130b的編碼結(jié)合擾碼的方法來實(shí)現(xiàn)直流平衡和嵌入式時鐘。另一個例子是FibreChannel總線，1xFC、2xFC、4xFC、8xFC的數(shù)據(jù)速率分別為1.0625Gbps、2 . 125Gbps,4 . 25Gbps 、8 . 5Gbps,都是采用8b/10b編碼，而16xFC 、32xFC 的數(shù)據(jù)速率分別  為14.025Gbps和28.05Gbps,采用的是效率更高的64b/66b編碼方式。64b/66b編碼在 10G和100G以太網(wǎng)中也有廣泛應(yīng)用。數(shù)字信號抖動的成因（Root Cause of Jitter）;安徽自動化數(shù)字信號測試

傳輸線對數(shù)字信號的影響；青海數(shù)字信號測試配件

理想的跳變位置。抖動是個相對的時間量，怎么確定信號的理想的跳變位置對于 抖動的測量結(jié)果有很關(guān)鍵的影響。對于時鐘信號的測量，我們通常關(guān)心的是時鐘信號是否 精確地等間隔，因此這個理想位置通常是從被測信號中提取的一個等周期分布時鐘的跳變 沿；而對于數(shù)據(jù)信號的測量，我們關(guān)心的是這個信號相對于其時鐘的位置跳變，因此這個理 想跳變位置就是其時鐘有效沿的跳變位置。對于很多采用嵌入式時鐘的高速數(shù)字電路來 說，由于沒有專門的時鐘傳輸通道，情況要更復(fù)雜一些，這時的理想跳變位置通常是指用一 個特定的時鐘恢復(fù)電路(可能是硬件的也可能是軟件的)從數(shù)據(jù)中恢復(fù)出的時鐘的有效跳 變沿。青海數(shù)字信號測試配件

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