要想得到零邊沿時(shí)間的理想方波，理論上是需要無(wú)窮大頻率的頻率分量。如果比較高只考慮到某個(gè)頻率點(diǎn)處的頻率分量，則來(lái)出的時(shí)域波形邊沿時(shí)間會(huì)蛻化，會(huì)使得邊沿時(shí)間增大。例如，一個(gè)頻率為500MHz的理想方波，其5次諧波分量是2500M,如果把5次諧波以內(nèi)所有分量成時(shí)域信號(hào)，貝U其邊沿時(shí)間大概是0.35/2500M=0.14ns,即140ps。

我們可以把數(shù)字信號(hào)假設(shè)為一個(gè)時(shí)間軸上無(wú)窮的梯形波的周期信號(hào)，它的傅里葉變換

對(duì)應(yīng)于每個(gè)頻率點(diǎn)的正弦波的幅度，我們可以勾勒出虛線所示的頻譜包絡(luò)線， 可以看到它有兩個(gè)轉(zhuǎn)折頻率分別對(duì)應(yīng)1/材和1/”（刁是半周期，。是邊沿時(shí)間）

從1/叫轉(zhuǎn)折頻率開(kāi)始，頻譜的諧波分量是按I/?下降的，也就是-40dB/dec （-40分貝每 十倍頻，即每增大十倍頻率，諧波分量減小100倍）?？梢钥吹较鄬?duì)于理想方波，從這個(gè)頻 率開(kāi)始，信號(hào)的諧波分量大大減小。 數(shù)字信號(hào)帶寬、信道帶寬、信息速率、基帶、頻帶的帶寬；遼寧數(shù)字信號(hào)測(cè)試高速信號(hào)傳輸

采用串行總線以后，就單根線來(lái)說(shuō)，由于上面要傳輸原來(lái)多根線傳輸?shù)臄?shù)據(jù)，所以其工作速率一般要比相應(yīng)的并行總線高很多。比如以前計(jì)算機(jī)上的擴(kuò)展槽上使用的PCI總線采用并行32位的數(shù)據(jù)線，每根數(shù)據(jù)線上的數(shù)據(jù)傳輸速率是33Mbps,演變到PCle(PCI-express)的串行版本后每根線上的數(shù)據(jù)速率至少是2.5Gbps(PCIel.0代標(biāo)準(zhǔn)),現(xiàn)在PCIe的數(shù)據(jù)速率已經(jīng)達(dá)到了16Gbps(PCIe4.0代標(biāo)準(zhǔn))或32Gbps(PCIe5.0代標(biāo)準(zhǔn))。采用串行總線的另一個(gè)好處是在提高數(shù)據(jù)傳輸速率的同時(shí)節(jié)省了布線空間，芯片的功耗也降低了，所以在現(xiàn)代的電子設(shè)備中，當(dāng)需要進(jìn)行高速數(shù)據(jù)傳輸時(shí)，使用串行總線的越來(lái)越多。

數(shù)據(jù)速率提高以后，對(duì)于阻抗匹配、線路損耗和抖動(dòng)的要求就更高，稍不注意就很容易產(chǎn)生信號(hào)質(zhì)量的問(wèn)題。圖1.10是一個(gè)典型的1Gbps的信號(hào)從發(fā)送端經(jīng)過(guò)芯片封裝、PCB、連接器、背板傳輸?shù)浇邮斩说男盘?hào)路徑，可以看到在發(fā)送端的接近理想的0、1跳變的數(shù)字信號(hào)到達(dá)接收端后由于高頻損耗、反射等的影響，信號(hào)波形已經(jīng)變得非常惡劣，所以串行總線的設(shè)計(jì)對(duì)于數(shù)字電路工程師來(lái)說(shuō)是一個(gè)很大的挑戰(zhàn)。 數(shù)字信號(hào)測(cè)試高速信號(hào)傳輸數(shù)字信號(hào)帶寬用每bit占用的時(shí)間間隔的倒數(shù)來(lái)近似表示，傳輸速率的單位是bit/s，傳輸速率=傳輸信號(hào)的帶寬。

數(shù)字信號(hào)的上升時(shí)間(Rising Time)

任何一個(gè)真實(shí)的數(shù)字信號(hào)在由一個(gè)邏輯電平狀態(tài)跳轉(zhuǎn)到另一個(gè)邏輯電平狀態(tài)時(shí),其中間的過(guò)渡時(shí)間都不會(huì)是無(wú)限短的。信號(hào)電平跳變的過(guò)渡時(shí)間越短，說(shuō)明信號(hào)邊沿越陡。我們通常使用上升時(shí)間(RisingTime)這個(gè)參數(shù)來(lái)衡量信號(hào)邊沿的陡緩程度，通常上升時(shí)間是指數(shù)字信號(hào)由幅度的10%增加到幅度的90%所花的時(shí)間(也有些場(chǎng)合會(huì)使用20%～80%的上升時(shí)間或其他標(biāo)準(zhǔn))。上升時(shí)間越短，說(shuō)明信號(hào)越陡峭。大部分?jǐn)?shù)字信號(hào)的下降時(shí)間(信號(hào)從幅度的90%下降到幅度的10%所花的時(shí)間)和上升時(shí)間差不多(也有例外)。圖1.2比較了兩種不同上升時(shí)間的數(shù)字信號(hào)。上升時(shí)間可以客觀反映信號(hào)邊沿的陡緩程度，而且由于計(jì)算和測(cè)量簡(jiǎn)單，所以得到的應(yīng)用。對(duì)有些非常高速的串行數(shù)字信號(hào)，如PCIe、USB3.0、100G以太網(wǎng)等信號(hào)，由于信號(hào)速率很高，傳輸線對(duì)信號(hào)的損耗很大，信號(hào)波形中很難找到穩(wěn)定的幅度10%和90%的位置，所以有時(shí)也會(huì)用幅度20%～80%的上升時(shí)間來(lái)衡量信號(hào)的陡緩程度。通常速率越高的信號(hào)其上升時(shí)間也會(huì)更陡一些(但不一定速率低的信號(hào)上升時(shí)間一定就緩),上升時(shí)間是數(shù)字信號(hào)分析中的一個(gè)非常重要的概念，后面我們會(huì)反復(fù)提及和用到這個(gè)概念。

(2)理想的跳變位置。抖動(dòng)是個(gè)相對(duì)的時(shí)間量，怎么確定信號(hào)的理想的跳變位置對(duì)于 抖動(dòng)的測(cè)量結(jié)果有很關(guān)鍵的影響。對(duì)于時(shí)鐘信號(hào)的測(cè)量，我們通常關(guān)心的是時(shí)鐘信號(hào)是否 精確地等間隔，因此這個(gè)理想位置通常是從被測(cè)信號(hào)中提取的一個(gè)等周期分布時(shí)鐘的跳變 沿；而對(duì)于數(shù)據(jù)信號(hào)的測(cè)量，我們關(guān)心的是這個(gè)信號(hào)相對(duì)于其時(shí)鐘的位置跳變，因此這個(gè)理 想跳變位置就是其時(shí)鐘有效沿的跳變位置。對(duì)于很多采用嵌入式時(shí)鐘的高速數(shù)字電路來(lái) 說(shuō)，由于沒(méi)有專門的時(shí)鐘傳輸通道，情況要更復(fù)雜一些，這時(shí)的理想跳變位置通常是指用一 個(gè)特定的時(shí)鐘恢復(fù)電路(可能是硬件的也可能是軟件的)從數(shù)據(jù)中恢復(fù)出的時(shí)鐘的有效跳 變沿。數(shù)字信號(hào)取值是散的，通過(guò)數(shù)學(xué)方法對(duì)原有信號(hào)處理，編碼成二進(jìn)制信號(hào)后，再載波的方式發(fā)送編碼后的數(shù)字流。

為了保證接收端在時(shí)鐘有效沿時(shí)采集到正確的數(shù)據(jù)，通常都有建立/保持時(shí)間的要求，以避免采到數(shù)據(jù)線上跳變時(shí)不穩(wěn)定的狀態(tài)，因此這種總線對(duì)于時(shí)鐘和數(shù)據(jù)線間走線長(zhǎng)度的差異都有嚴(yán)格要求。這種并行總線在使用中比較大的挑戰(zhàn)是當(dāng)總線時(shí)鐘速率超過(guò)幾百M(fèi)Hz后就很難再提高了，因?yàn)槠浜芏喔⑿芯€很難滿圖1.15并行總線的時(shí)鐘傳輸足此時(shí)苛刻的走線等長(zhǎng)的要求，特別是當(dāng)總線上同時(shí)掛有多個(gè)設(shè)備時(shí)。為了解決并行總線工作時(shí)鐘頻率很難提高的問(wèn)題，一些系統(tǒng)和芯片的設(shè)計(jì)廠商提出了嵌入式時(shí)鐘的概念。其思路首先是把原來(lái)很多根的并行線用一對(duì)或多對(duì)高速差分線來(lái)代替，節(jié)省了布線空間；然后把系統(tǒng)的時(shí)鐘信息通過(guò)數(shù)據(jù)編碼的方式嵌在數(shù)據(jù)流里，省去了專門的時(shí)鐘走線。信號(hào)到了接收端，接收端采用相應(yīng)的CDR(clock-datarecovery)電路把數(shù)據(jù)流中內(nèi)嵌的時(shí)鐘信息提取出來(lái)再對(duì)數(shù)據(jù)采樣。圖1.16是一個(gè)采用嵌入式時(shí)鐘的總線例子。數(shù)字信號(hào)電平范圍象征的邏輯狀態(tài)；數(shù)字信號(hào)測(cè)試高速信號(hào)傳輸

高速數(shù)字接口原理與測(cè)試；遼寧數(shù)字信號(hào)測(cè)試高速信號(hào)傳輸

對(duì)于并行總線來(lái)說(shuō)，更致命的是這種總線上通常掛有多個(gè)設(shè)備，且讀寫(xiě)共用，各種信號(hào)分叉造成的反射問(wèn)題使得信號(hào)質(zhì)量進(jìn)一步惡化。

為了解決并行總線占用尺寸過(guò)大且對(duì)布線等長(zhǎng)要求過(guò)于苛刻的問(wèn)題，隨著芯片技術(shù)的發(fā)展和速度的提升，越來(lái)越多的數(shù)字接口開(kāi)始采用串行總線。所謂串行總線，就是并行的數(shù)據(jù)在總線上不再是并行地傳輸，而是時(shí)分復(fù)用在一根或幾根線上傳輸。比如在并行總線上 傳輸1Byte的數(shù)據(jù)寬度需要8根線，而如果把這8根線上的信號(hào)時(shí)分復(fù)用在一根線上就可 以減少需要的走線數(shù)量，同時(shí)也不需要再考慮8根線之間的等長(zhǎng)關(guān)系。 遼寧數(shù)字信號(hào)測(cè)試高速信號(hào)傳輸

深圳市力恩科技有限公司目前已成為一家集產(chǎn)品研發(fā)、生產(chǎn)、銷售相結(jié)合的貿(mào)易型企業(yè)。公司成立于2014-04-03，自成立以來(lái)一直秉承自我研發(fā)與技術(shù)引進(jìn)相結(jié)合的科技發(fā)展戰(zhàn)略。本公司主要從事實(shí)驗(yàn)室配套，誤碼儀，協(xié)議分析儀，矢量網(wǎng)絡(luò)分析儀領(lǐng)域內(nèi)的實(shí)驗(yàn)室配套，誤碼儀，協(xié)議分析儀，矢量網(wǎng)絡(luò)分析儀等產(chǎn)品的研究開(kāi)發(fā)。擁有一支研發(fā)能力強(qiáng)、成果豐碩的技術(shù)隊(duì)伍。公司先后與行業(yè)上游與下游企業(yè)建立了長(zhǎng)期合作的關(guān)系?？藙诘乱苑闲袠I(yè)標(biāo)準(zhǔn)的產(chǎn)品質(zhì)量為目標(biāo)，并始終如一地堅(jiān)守這一原則，正是這種高標(biāo)準(zhǔn)的自我要求，產(chǎn)品獲得市場(chǎng)及消費(fèi)者的高度認(rèn)可。深圳市力恩科技有限公司本著先做人，后做事，誠(chéng)信為本的態(tài)度，立志于為客戶提供實(shí)驗(yàn)室配套，誤碼儀，協(xié)議分析儀，矢量網(wǎng)絡(luò)分析儀行業(yè)解決方案，節(jié)省客戶成本。歡迎新老客戶來(lái)電咨詢。