克勞德高速數(shù)字信號測試實(shí)驗(yàn)室

DDR SDRAM即我們通常所說的DDR內(nèi)存，DDR內(nèi)存的發(fā)展已經(jīng)經(jīng)歷了五代，目前 DDR4已經(jīng)成為市場的主流，DDR5也開始進(jìn)入市場。對于DDR總線來說，我們通常說的 速率是指其數(shù)據(jù)線上信號的快跳變速率。比如3200MT/s,對應(yīng)的工作時鐘速率是 1600MHz。3200MT/s只是指理想情況下每根數(shù)據(jù)線上比較高傳輸速率，由于在DDR總線 上會有讀寫間的狀態(tài)轉(zhuǎn)換時間、高阻態(tài)時間、總線刷新時間等，因此其實(shí)際的總線傳輸速率 達(dá)不到這個理想值。 快速 DDR4協(xié)議解碼功能.云南DDR一致性測試DDR測試

DDR系統(tǒng)設(shè)計(jì)過程，以及將實(shí)際的設(shè)計(jì)需求和DDR規(guī)范中的主要性能指標(biāo)相結(jié)合，我們以一個實(shí)際的設(shè)計(jì)分析實(shí)例來說明，如何在一個DDR系統(tǒng)設(shè)計(jì)中，解讀并使用DDR規(guī)范中的參數(shù)，應(yīng)用到實(shí)際的系統(tǒng)設(shè)計(jì)中。某項(xiàng)目中，對DDR系統(tǒng)的功能模塊細(xì)化框圖。在這個系統(tǒng)中，對DDR的設(shè)計(jì)需求如下。

整個DDR功能模塊由四個512MB的DDR芯片組成，選用Micron的DDR存諸芯片MT46V64M8BN-75。每個DDR芯片是8位數(shù)據(jù)寬度，構(gòu)成32位寬的2GBDDR存諸單元，地址空間為Add<13..0>，分四個Bank，尋址信號為BA<1..0>。 海南DDR一致性測試價格優(yōu)惠DDR3信號質(zhì)量測試,信號一致性測試。

DDR總線概覽

從測試角度看，因?yàn)镈QS和DQ都是三態(tài)信 號，在PCB走線上雙向傳輸。在讀操作時，DQS信號的邊沿在時序上與DQ的信號邊沿處對 齊，而在寫操作時，DQS信號的邊沿在時序上與DQ信號的中心處對齊，參考圖7-132,這給 測試驗(yàn)證帶來了巨大的挑戰(zhàn)：把讀信號與寫信號分開是非常困難的！

址/命令總線是時鐘的上升沿有效，其中，命令由/CS （片選）、/RAS、 /CAS、/WE （寫使能）決定，比如讀命令為LHLH,寫命令為LHLL等。操作命令有很多， 主要是 NOP （空操作）、Active （）、Write> Read^ Precharge （Bank 關(guān)閉）、Auto Refresh 或Self Refresh （自動刷新或自刷新）等（詳細(xì)內(nèi)容請參考《Jedec規(guī)范JESD79）））。數(shù)據(jù)總 線由DQS的上升沿和下降沿判斷數(shù)據(jù)DQ的0與1。

DDR總線PCB走線多，速度快，時序和操作命令復(fù)雜，很容易出現(xiàn)失效問題，為此我 們經(jīng)常用示波器進(jìn)行DDR總線的信號完整性測試和分析。通常的測試內(nèi)容包括：時鐘總線的 信號完整性測試分析；地址、命令總線的信號完整性測試分析；數(shù)據(jù)總線的信號完整性測試 分析。下面從這三個方面分別討論DDR總線的信號完整性測試和分析技術(shù)。

由于讀/寫時序不一樣造成的另一個問題是眼圖的測量。在DDR3及之前的規(guī)范中沒 有要求進(jìn)行眼圖測試，但是很多時候眼圖測試是一種快速、直觀衡量信號質(zhì)量的方法，所以 許多用戶希望通過眼圖來評估信號質(zhì)量。而對于DDR4的信號來說，由于時間和幅度的余量更小，必須考慮隨機(jī)抖動和隨機(jī)噪聲帶來的誤碼率的影響，而不是做簡單的建立/保  持時間的測量。因此在DDR4的測試要求中，就需要像很多高速串行總線一樣對信號疊加  生成眼圖，并根據(jù)誤碼率要求進(jìn)行隨機(jī)成分的外推，然后與要求的小信號張開窗口(類似  模板)進(jìn)行比較。圖5 . 8是DDR4規(guī)范中建議的眼圖張開窗口的測量方法(參考資料： JEDEC     STANDARD    DDR4     SDRAM,JESD79-4)。DDR 設(shè)計(jì)、測試、驗(yàn)證和一致性測試。

DDR的信號仿真驗(yàn)證

由于DDR芯片都是采用BGA封裝，密度很高，且分叉、反射非常嚴(yán)重，因此前期的仿 真是非常必要的。借助仿真軟件中專門針對DDR的仿真模型庫仿真出的通道損 耗以及信號波形。

仿真出信號波形以后，許多用戶需要快速驗(yàn)證仿真出來的波形是否符合DDR相關(guān)規(guī) 范要求。這時，可以把軟件仿真出的DDR的時域波形導(dǎo)入到示波器中的DDR測試軟件中 ,并生成相應(yīng)的一致性測試報(bào)告，這樣可以保證仿真和測試分析方法的一致，并且 便于在仿真階段就發(fā)現(xiàn)可能的信號違規(guī) 用于 DDR、DDR2、DDR3、DDR4 調(diào)試和驗(yàn)證的總線解碼器。海南DDR一致性測試價格優(yōu)惠

DDR4 一致性測試軟件；云南DDR一致性測試DDR測試

前面介紹過，JEDEC規(guī)范定義的DDR信號的要求是針對DDR顆粒的引腳上的，但 是通常DDR芯片采用BGA封裝，引腳無法直接測試到。即使采用了BGA轉(zhuǎn)接板的方 式，其測試到的信號與芯片引腳處的信號也仍然有一些差異。為了更好地得到芯片引腳 處的信號質(zhì)量， 一種常用的方法是在示波器中對PCB走線和測試夾具的影響進(jìn)行軟件的 去嵌入(De-embedding)操作。去嵌入操作需要事先知道整個鏈路上各部分的S參數(shù)模型 文件(通常通過仿真或者實(shí)測得到),并根據(jù)實(shí)際測試點(diǎn)和期望觀察到的點(diǎn)之間的傳輸函數(shù)， 來計(jì)算期望位置處的信號波形，再對這個信號做進(jìn)一步的波形參數(shù)測量和統(tǒng)計(jì)。展示了典型的DDR4和DDR5信號質(zhì)量測試環(huán)境，以及在示波器中進(jìn)行去嵌入操作的 界面。云南DDR一致性測試DDR測試