多數(shù)電子產(chǎn)品，從智能手機(jī)、PC到服務(wù)器，都用著某種形式的RAM存儲(chǔ)設(shè)備。由于相 對(duì)較低的每比特的成本提供了速度和存儲(chǔ)很好的結(jié)合，SDRAM作為大多數(shù)基于計(jì)算機(jī)產(chǎn)品 的主流存儲(chǔ)器技術(shù)被廣泛應(yīng)用于各種高速系統(tǒng)設(shè)計(jì)中。

DDR是雙倍數(shù)率的SDRAM內(nèi)存接口，其規(guī)范于2000年由JEDEC （電子工程設(shè)計(jì)發(fā)展 聯(lián)合協(xié)會(huì)）發(fā)布。隨著時(shí)鐘速率和數(shù)據(jù)傳輸速率不斷增加帶來的性能提升，電子工程師在確 保系統(tǒng)性能指標(biāo)，或確保系統(tǒng)內(nèi)部存儲(chǔ)器及其控制設(shè)備的互操作性方面的挑戰(zhàn)越來越大。存 儲(chǔ)器子系統(tǒng)的信號(hào)完整性早已成為電子工程師重點(diǎn)考慮的棘手問題。 如何監(jiān)控DDR3內(nèi)存模塊的溫度進(jìn)行一致性測試？電氣性能測試DDR3測試多端口矩陣測試

DDR 規(guī)范的 DC 和 AC 特性

眾所周知，對(duì)于任何一種接口規(guī)范的設(shè)計(jì)，首先要搞清楚系統(tǒng)中傳輸?shù)氖鞘裁礃拥男盘?hào)，也就是驅(qū)動(dòng)器能發(fā)出什么樣的信號(hào)，接收器能接受和判別什么樣的信號(hào)，用術(shù)語講，就是信號(hào)的DC和AC特性要求。

在DDR規(guī)范文件JEDEC79R的TABLE6:ELECTRICALCHARACTERISTICSANDDOOPERATINGCONDITIONS」中對(duì)DDR的DC有明確要求:VCC=+2.5v+0.2V，Vref=+1.25V+0.05VVTT=Vref+0.04V.

在我們的實(shí)際設(shè)計(jì)中，除了要精確設(shè)計(jì)供電電源模塊之外，還需要對(duì)整個(gè)電源系統(tǒng)進(jìn)行PI仿真，而這是高速系統(tǒng)設(shè)計(jì)中另一個(gè)需要考慮的問題，在這里我們先不討論它，暫時(shí)認(rèn)為系統(tǒng)能夠提供穩(wěn)定的供電電源。 天津DDR3測試故障DDR3一致性測試和DDR3速度測試之間有什么區(qū)別？

高速DDRx總線系統(tǒng)設(shè)計(jì)

首先簡要介紹DDRx的發(fā)展歷程，通過幾代DDR的性能及信號(hào)完整性相關(guān)參數(shù)的 對(duì)比，使我們對(duì)DDRx總線有了比較所有的認(rèn)識(shí)。隨后介紹DDRx接口使用的SSTL電平， 以及新一代DDR4使用的POD電平，這能幫助我們?cè)诮窈蟮脑O(shè)計(jì)中更好地理解端接匹配、拓 撲等相關(guān)問題。接下來回顧一下源同步時(shí)鐘系統(tǒng)，并推導(dǎo)源同步時(shí)鐘系統(tǒng)的時(shí)序計(jì)算方法。 結(jié)果使用Cadence的系統(tǒng)仿真工具SystemSI,通過實(shí)例進(jìn)行DDRx的信號(hào)完整性仿真和時(shí)序 分析。

單擊NetCouplingSummary,出現(xiàn)耦合總結(jié)表格，包括網(wǎng)絡(luò)序號(hào)、網(wǎng)絡(luò)名稱、比較大干擾源網(wǎng)絡(luò)、比較大耦合系數(shù)、比較大耦合系數(shù)所占走線長度百分比、耦合系數(shù)大于0.05的走線 長度百分比、耦合系數(shù)為0.01?0.05的走線長度百分比、總耦合參考值。

單擊Impedance Plot (Collapsed),查看所有網(wǎng)絡(luò)的走線阻抗彩圖。注意，在彩圖 上方有一排工具欄，通過下拉按鈕可以選擇查看不同的網(wǎng)絡(luò)組，選擇不同的接收端器件，選 擇查看單端線還是差分線。雙擊Plot±的任何線段，對(duì)應(yīng)的走線會(huì)以之前定義的顏色(白色) 在Layout窗口中高亮顯示。 DDR3內(nèi)存的一致性測試是否適用于特定應(yīng)用程序和軟件環(huán)境？

DDR 規(guī)范的時(shí)序要求

在明確了規(guī)范中的 DC 和 AC 特性要求之后，下一步，我們還應(yīng)該了解規(guī)范中對(duì)于信號(hào)的時(shí)序要求。這是我們所設(shè)計(jì)的 DDR 系統(tǒng)能夠正常工作的基本條件。

在規(guī)范文件中，有很多時(shí)序圖，筆者大致計(jì)算了一下，有 40 個(gè)左右。作為高速電路設(shè)計(jì)的工程師，我們不可能也沒有時(shí)間去做全部的仿真波形來和規(guī)范的要求一一對(duì)比驗(yàn)證，那么哪些時(shí)序圖才是我們關(guān)注的重點(diǎn)？事實(shí)上，在所有的這些時(shí)序圖中，作為 SI 工程師，我們需要關(guān)注的只有兩個(gè)，那就是規(guī)范文件的第 69 頁，關(guān)于數(shù)據(jù)讀出和寫入兩個(gè)基本的時(shí)序圖（注意，這里的讀出和寫入是從 DDR 控制器，也即 FPGA 的角度來講的）。為方便讀者閱讀，筆者把這兩個(gè)時(shí)序圖拼在了一起，而其他的時(shí)序圖的實(shí)現(xiàn)都是以這兩個(gè)圖為基礎(chǔ)的。在板級(jí)系統(tǒng)設(shè)計(jì)中，只要滿足了這兩個(gè)時(shí)序圖的質(zhì)量，其他的時(shí)序關(guān)系要求都是對(duì)這兩個(gè)時(shí)序圖邏輯功能的擴(kuò)展，應(yīng)該是 DDR 控制器的邏輯設(shè)計(jì)人員所需要考慮的事情。 如何確保DDR3一致性測試的可靠性和準(zhǔn)確性？安徽DDR3測試配件

DDR3一致性測試是否包括高負(fù)載或長時(shí)間運(yùn)行測試？電氣性能測試DDR3測試多端口矩陣測試

DDRx接口信號(hào)的時(shí)序關(guān)系

DDR3的時(shí)序要求大體上和DDR2類似，作為源同步系統(tǒng)，主要有3組時(shí)序設(shè)計(jì)要求。 一組是DQ和DQS的等長關(guān)系，也就是數(shù)據(jù)和選通信號(hào)的時(shí)序；一組是CLK和ADDR/CMD/ CTRL的等長關(guān)系，也就是時(shí)鐘和地址控制總線的關(guān)系；一組是CLK和DQS的關(guān)系， 也就是時(shí)鐘和選通信號(hào)的關(guān)系。其中數(shù)據(jù)和選通信號(hào)的時(shí)序關(guān)系又分為讀周期和寫周期兩個(gè) 方向的時(shí)序關(guān)系。

要注意各組時(shí)序的嚴(yán)格程度是不一樣的，作為同組的數(shù)據(jù)和選通信號(hào)，需要非常嚴(yán)格的 等長關(guān)系。Intel或者一些大芯片廠家，對(duì)DQ組的等長關(guān)系經(jīng)常在土25mil以內(nèi)，在高速的 DDR3設(shè)計(jì)時(shí)，甚至?xí)笤凇?mil以內(nèi)。相對(duì)來說地址控制和時(shí)鐘組的時(shí)序關(guān)系會(huì)相對(duì)寬松 一些，常見的可能有幾百mil。同時(shí)要留意DQS和CLK的關(guān)系，在絕大多數(shù)的DDR設(shè)計(jì)里 是松散的時(shí)序關(guān)系，DDR3進(jìn)行Fly-by設(shè)計(jì)后更是降低了 DQS和CLK之間的時(shí)序控制要求。 電氣性能測試DDR3測試多端口矩陣測試

深圳市力恩科技有限公司發(fā)展規(guī)模團(tuán)隊(duì)不斷壯大，現(xiàn)有一支專業(yè)技術(shù)團(tuán)隊(duì)，各種專業(yè)設(shè)備齊全。致力于創(chuàng)造***的產(chǎn)品與服務(wù)，以誠信、敬業(yè)、進(jìn)取為宗旨，以建克勞德產(chǎn)品為目標(biāo)，努力打造成為同行業(yè)中具有影響力的企業(yè)。公司堅(jiān)持以客戶為中心、一般經(jīng)營項(xiàng)目是：儀器儀表的研發(fā)、租賃、銷售、上門維修；物聯(lián)網(wǎng)產(chǎn)品的研發(fā)及銷售；無源射頻產(chǎn)品的研發(fā)及銷售；電子產(chǎn)品及電子元器件的銷售；儀器儀表、物聯(lián)網(wǎng)、無源射頻產(chǎn)品的相關(guān)技術(shù)咨詢；軟件的研發(fā)以及銷售，軟件技術(shù)咨詢服務(wù)等。市場為導(dǎo)向，重信譽(yù)，保質(zhì)量，想客戶之所想，急用戶之所急，全力以赴滿足客戶的一切需要。誠實(shí)、守信是對(duì)企業(yè)的經(jīng)營要求，也是我們做人的基本準(zhǔn)則。公司致力于打造***的實(shí)驗(yàn)室配套，誤碼儀/示波器，矢量網(wǎng)絡(luò)分析儀，協(xié)議分析儀。