DDRx接口信號的時序關(guān)系

DDR3的時序要求大體上和DDR2類似，作為源同步系統(tǒng)，主要有3組時序設(shè)計要求。 一組是DQ和DQS的等長關(guān)系，也就是數(shù)據(jù)和選通信號的時序；一組是CLK和ADDR/CMD/ CTRL的等長關(guān)系，也就是時鐘和地址控制總線的關(guān)系；一組是CLK和DQS的關(guān)系， 也就是時鐘和選通信號的關(guān)系。其中數(shù)據(jù)和選通信號的時序關(guān)系又分為讀周期和寫周期兩個 方向的時序關(guān)系。

要注意各組時序的嚴(yán)格程度是不一樣的，作為同組的數(shù)據(jù)和選通信號，需要非常嚴(yán)格的 等長關(guān)系。Intel或者一些大芯片廠家，對DQ組的等長關(guān)系經(jīng)常在土25mil以內(nèi)，在高速的 DDR3設(shè)計時，甚至?xí)笤凇?mil以內(nèi)。相對來說地址控制和時鐘組的時序關(guān)系會相對寬松 一些，常見的可能有幾百mil。同時要留意DQS和CLK的關(guān)系，在絕大多數(shù)的DDR設(shè)計里 是松散的時序關(guān)系，DDR3進行Fly-by設(shè)計后更是降低了 DQS和CLK之間的時序控制要求。 DDR3一致性測試可以幫助識別哪些問題？黑龍江DDR3測試維修電話

· 工業(yè)規(guī)范標(biāo)準(zhǔn)，Specification：如果所設(shè)計的功能模塊要實現(xiàn)某種工業(yè)標(biāo)準(zhǔn)接口或者協(xié)議，那一定要找到相關(guān)的工業(yè)規(guī)范標(biāo)準(zhǔn)，讀懂規(guī)范之后，才能開始設(shè)計。

因此，為實現(xiàn)本設(shè)計實例中的 DDR 模塊，需要的技術(shù)資料和文檔。

由于我們要設(shè)計 DDR 存儲模塊，那么在所有的資料當(dāng)中，應(yīng)該較早了解 DDR 規(guī)范。通過對 DDR 規(guī)范文件「JEDEC79R」的閱讀，我們了解到，設(shè)計一個 DDR 接口，需要滿足規(guī)范中規(guī)定的 DC，AC 特性及信號時序特征。下面我們從設(shè)計規(guī)范要求和器件本身特性兩個方面來解讀，如何在設(shè)計中滿足設(shè)計要求。 青海DDR3測試規(guī)格尺寸進行DDR3一致性測試時如何準(zhǔn)備備用內(nèi)存模塊？

DDR 規(guī)范的時序要求

在明確了規(guī)范中的 DC 和 AC 特性要求之后，下一步，我們還應(yīng)該了解規(guī)范中對于信號的時序要求。這是我們所設(shè)計的 DDR 系統(tǒng)能夠正常工作的基本條件。

在規(guī)范文件中，有很多時序圖，筆者大致計算了一下，有 40 個左右。作為高速電路設(shè)計的工程師，我們不可能也沒有時間去做全部的仿真波形來和規(guī)范的要求一一對比驗證，那么哪些時序圖才是我們關(guān)注的重點？事實上，在所有的這些時序圖中，作為 SI 工程師，我們需要關(guān)注的只有兩個，那就是規(guī)范文件的第 69 頁，關(guān)于數(shù)據(jù)讀出和寫入兩個基本的時序圖（注意，這里的讀出和寫入是從 DDR 控制器，也即 FPGA 的角度來講的）。為方便讀者閱讀，筆者把這兩個時序圖拼在了一起，而其他的時序圖的實現(xiàn)都是以這兩個圖為基礎(chǔ)的。在板級系統(tǒng)設(shè)計中，只要滿足了這兩個時序圖的質(zhì)量，其他的時序關(guān)系要求都是對這兩個時序圖邏輯功能的擴展，應(yīng)該是 DDR 控制器的邏輯設(shè)計人員所需要考慮的事情。

高速DDRx總線系統(tǒng)設(shè)計

首先簡要介紹DDRx的發(fā)展歷程，通過幾代DDR的性能及信號完整性相關(guān)參數(shù)的 對比，使我們對DDRx總線有了比較所有的認(rèn)識。隨后介紹DDRx接口使用的SSTL電平， 以及新一代DDR4使用的POD電平，這能幫助我們在今后的設(shè)計中更好地理解端接匹配、拓 撲等相關(guān)問題。接下來回顧一下源同步時鐘系統(tǒng)，并推導(dǎo)源同步時鐘系統(tǒng)的時序計算方法。 結(jié)果使用Cadence的系統(tǒng)仿真工具SystemSI,通過實例進行DDRx的信號完整性仿真和時序 分析。 是否可以通過重新插拔DDR3內(nèi)存模塊解決一致性問題？

DDR3拓?fù)浣Y(jié)構(gòu)規(guī)劃：Fly?by拓?fù)溥€是T拓?fù)?

DDR1/2控制命令等信號，均采用T拓?fù)浣Y(jié)構(gòu)。到了 DDR3,由于信號速率提升，當(dāng)負(fù) 載較多如多于4個負(fù)載時，T拓?fù)湫盘栙|(zhì)量較差，因此DDR3的控制命令和時鐘信號均釆用 F拓?fù)?。下面是在某項目中通過前仿真比較2片負(fù)載和4片負(fù)載時，T拓?fù)浜虵ly-by拓 撲對信號質(zhì)量的影響，仿真驅(qū)動芯片為Altera芯片，IBIS文件 為顆粒為Micron顆粒，IBIS模型文件為。

分別標(biāo)示了兩種拓?fù)湎碌姆抡娌ㄐ魏脱蹐D，可以看到2片負(fù)載 時，F(xiàn)ly-by拓?fù)鋵DR3控制和命令信號的改善作用不是特別明顯，因此在2片負(fù)載時很多 設(shè)計人員還是習(xí)慣使用T拓?fù)浣Y(jié)構(gòu)。 DDR3一致性測試是否對不同廠商的內(nèi)存模塊有效？海南DDR3測試市場價

什么是DDR3內(nèi)存的一致性問題？黑龍江DDR3測試維修電話

DDRhDDRl釆用SSTL_2接口，1/0 口工作電壓為2.5V；時鐘信號頻率為100?200MHz； 數(shù)據(jù)信號速率為200?400 Mbps,通過單端選通信號雙邊沿釆樣；地址/命令/控制信號速率為 100?200Mbps,通過時鐘信號上升沿采樣；信號走線都使用樹形拓?fù)?，沒有ODT功能。

DDR2： DDR2釆用SSTL_18接口，I/O 口工作電壓為1.8V；時鐘信號頻率為200? 400MHz；數(shù)據(jù)信號速率為400?800Mbps,在低速率下可選擇使用單端選通信號，但在高速 率時需使用差分選通信號以保證釆樣的準(zhǔn)確性；地址/命令/控制信號在每個時鐘上升沿釆樣的 情況下(1T模式)速率為200?400Mbps,在每個間隔時鐘上升沿釆樣的情況下(2T模式) 速率減半；信號走線也都使用樹形拓?fù)?，?shù)據(jù)和選通信號有ODT功能。 黑龍江DDR3測試維修電話