自動(dòng)化一致性測(cè)試

因?yàn)镈DR3總線測(cè)試信號(hào)多，測(cè)試參數(shù)多，測(cè)試工作量非常大，所以如果不使用自動(dòng)化 的方案，則按Jedec規(guī)范完全測(cè)完要求的參數(shù)可能需要7?14天。提供了全自動(dòng)的DDR測(cè)試 軟件，包括：支持DDR2/LPDDR2的N5413B軟件；支持DDR3/LPDDR3的U7231B軟件； 支持DDR4的N6462A軟件。DDR測(cè)試軟件的使用非常簡(jiǎn)便，用戶只需要 按順序選擇好測(cè)試速率、測(cè)試項(xiàng)目并根據(jù)提示進(jìn)行參數(shù)設(shè)置和連接，然后運(yùn)行測(cè)試軟件即可。 DDR4測(cè)試軟件使用界面的例子。 DDR4 總線物理層仿真測(cè)試和協(xié)議層的測(cè)試方案；PCI-E測(cè)試DDR一致性測(cè)試聯(lián)系方式

如果PCB的密度較高，有可能期望測(cè)量的引腳附近根本找不到合適的過(guò)孔(比如采用雙面BGA貼裝或采用盲埋孔的PCB設(shè)計(jì)時(shí)),這時(shí)就需要有合適的手段把關(guān)心的BGA引腳上的信號(hào)盡可能無(wú)失真地引出來(lái)。為了解決這種探測(cè)的難題，可以使用一種專門(mén)的BGAInterposer(BGA芯片轉(zhuǎn)接板，有時(shí)也稱為BGA探頭)。這是一個(gè)專門(mén)設(shè)計(jì)的適配器，使用時(shí)要把適配器焊接在DDR的內(nèi)存顆粒和PCB板中間，并通過(guò)轉(zhuǎn)接板周邊的焊盤(pán)把被測(cè)信號(hào)引出。BGA轉(zhuǎn)接板內(nèi)部有專門(mén)的埋阻電路設(shè)計(jì)，以盡可能減小信號(hào)分叉對(duì)信號(hào)的影響。一個(gè)DDR的BGA探頭的典型使用場(chǎng)景。解決方案DDR一致性測(cè)試多端口矩陣測(cè)試擴(kuò)展 DDR4 和 LPDDR4 合規(guī)性測(cè)試軟件的功能。

由于DDR5工作時(shí)鐘比較高到3.2GHz,系統(tǒng)裕量很小，因此信號(hào)的 隨機(jī)和確定性抖動(dòng)對(duì)于數(shù)據(jù)的正確傳輸至關(guān)重要，需要考慮熱噪聲引入的RJ、電源噪聲引 入的PJ、傳輸通道損耗帶來(lái)的DJ等影響。DDR5的測(cè)試項(xiàng)目比DDR4也更加復(fù)雜。比如 其新增了nUI抖動(dòng)測(cè)試項(xiàng)目，并且需要像很多高速串行總線一樣對(duì)抖動(dòng)進(jìn)行分解并評(píng)估 RJ、DJ等不同分量的影響。另外，由于高速的DDR5芯片內(nèi)部都有均衡器芯片，因此實(shí)際 進(jìn)行信號(hào)波形測(cè)試時(shí)也需要考慮模擬均衡器對(duì)信號(hào)的影響。圖5.16展示了典型的DDR5 和LPDDR5測(cè)試軟件的使用界面和一部分測(cè)試結(jié)果。

DDR 規(guī)范的 DC 和 AC 特性

對(duì)于任何一種接口規(guī)范的設(shè)計(jì)，首先要搞清楚系統(tǒng)中傳輸?shù)氖鞘裁礃拥男盘?hào)，也就是驅(qū)動(dòng)器能發(fā)出什么樣的信號(hào)，接收器能接受和判別什么樣的信號(hào)，用術(shù)語(yǔ)講，就是信號(hào)的DC和AC特性要求。

在DDR規(guī)范文件JEDEC79R的第51頁(yè)[TABLE6:ELECTRICALCHARACTERISTICSANDDCOPERATINGCONDITIONS]中對(duì)DDR的DC有明確要求:VCC=+2.5V+0.2V，Vref=+1.25V±0.05V，VTT=Vref±0.04V.

在我們的實(shí)際設(shè)計(jì)中，除了要精確設(shè)計(jì)供電電源模塊之外，還需要對(duì)整個(gè)電源系統(tǒng)進(jìn)行PI仿真，而這是高速系統(tǒng)設(shè)計(jì)中另一個(gè)需要考慮的問(wèn)題，在這里我們先不討論它，暫時(shí)認(rèn)為系統(tǒng)能夠提供穩(wěn)定的供電電源。

除DC特性外，我們還應(yīng)該注意規(guī)范中提到的AC特性，所謂AC特性，就是信號(hào)在高速利轉(zhuǎn)狀態(tài)下所表現(xiàn)出的動(dòng)態(tài)變化特性。DDR規(guī)范中第60頁(yè)，對(duì)外于云態(tài)變化的地址信號(hào)、控制信號(hào)及數(shù)據(jù)信號(hào)分別給出了交流特性的要求。為方便讀者，現(xiàn)把規(guī)范中對(duì)干信號(hào)交流特性的要求復(fù)制到這里，作為高速系統(tǒng)設(shè)計(jì)的一部分，要確保在我們的系統(tǒng)中，所有處于高速工作狀態(tài)下的DDR信號(hào)要符合這個(gè)AC特性規(guī)范。 DDR時(shí)鐘總線的一致性測(cè)試。

RDIMM(RegisteredDIMM,寄存器式雙列直插內(nèi)存)有額外的RCD(寄存器時(shí)鐘驅(qū)動(dòng)器，用來(lái)緩存來(lái)自內(nèi)存控制器的地址/命令/控制信號(hào)等)用于改善信號(hào)質(zhì)量，但額外寄存器的引入使得其延時(shí)和功耗較大。LRDIMM(LoadReducedDIMM,減載式雙列直插內(nèi)存)有額外的MB(內(nèi)存緩沖，緩沖來(lái)自內(nèi)存控制器的地址/命令/控制等),在技術(shù)實(shí)現(xiàn)上并未使用復(fù)雜寄存器，只是通過(guò)簡(jiǎn)單緩沖降低內(nèi)存總線負(fù)載。RDIMM和LRDIMM通常應(yīng)用在高性能、大容量的計(jì)算系統(tǒng)中。

綜上可見(jiàn)，DDR內(nèi)存的發(fā)展趨勢(shì)是速率更高、封裝更密、工作電壓更低、信號(hào)調(diào)理技術(shù) 更復(fù)雜，這些都對(duì)設(shè)計(jì)和測(cè)試提出了更高的要求。為了從仿真、測(cè)試到功能測(cè)試階段保證DDR信號(hào)的波形質(zhì)量和時(shí)序裕量，需要更復(fù)雜、更的仿真、測(cè)試和分析工具。

D9050DDRC DDR5 發(fā)射機(jī)合規(guī)性測(cè)試軟件.PCI-E測(cè)試DDR一致性測(cè)試聯(lián)系方式

DDR數(shù)據(jù)總線的一致性測(cè)試。PCI-E測(cè)試DDR一致性測(cè)試聯(lián)系方式

DDR的信號(hào)探測(cè)技術(shù)

在DDR的信號(hào)測(cè)試中，還有 一 個(gè)要解決的問(wèn)題是怎么找到相應(yīng)的測(cè)試點(diǎn)進(jìn)行信號(hào)探 測(cè)。由于DDR的信號(hào)不像PCle、SATA、USB等總線 一 樣有標(biāo)準(zhǔn)的連接器，通常都是直接 的BGA顆粒焊接，而且JEDEC對(duì)信號(hào)規(guī)范的定義也都是在內(nèi)存顆粒的BGA引腳上，這就 使得信號(hào)探測(cè)成為一個(gè)復(fù)雜的問(wèn)題。

比如對(duì)于DIMM條的DDR信號(hào)質(zhì)量測(cè)試來(lái)說(shuō)，雖然在金手指上測(cè)試是方便的找到 測(cè)試點(diǎn)的方法，但是測(cè)得的信號(hào)通常不太準(zhǔn)確。原因是DDR總線的速率比較高，而且可能 經(jīng)過(guò)金手指后還有信號(hào)的分叉，這就造成金手指上的信號(hào)和內(nèi)存顆粒引腳上的信號(hào)形狀差異很大。 PCI-E測(cè)試DDR一致性測(cè)試聯(lián)系方式

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