10Gbase-T總線測(cè)量為例做簡單介紹。

10Gbase-T總線的測(cè)量需要按照?qǐng)D7-128來連接各種儀器和測(cè)試夾具。

10Gbase-T的輸岀跌落/定時(shí)抖動(dòng)/時(shí)鐘頻率要求用實(shí)時(shí)示波器測(cè)試；線性度/功率譜密度 PSD/功率電平要求用頻譜分析儀測(cè)試；回波損耗要求用網(wǎng)絡(luò)分析儀測(cè)試。

需要自動(dòng)化測(cè)試軟件進(jìn)行各種參數(shù)測(cè)試，一般這個(gè)軟件直接裝在示波器內(nèi)置的計(jì)算機(jī)里。 沒有自動(dòng)測(cè)試軟件，測(cè)試是異常困難和耗時(shí)的工作。

測(cè)試夾具是測(cè)試系統(tǒng)的重要組成部分，測(cè)試儀器公司或一些專業(yè)的公司會(huì)提供工業(yè)標(biāo)準(zhǔn) 總線所用的測(cè)試夾具。當(dāng)然也可以自己設(shè)計(jì)，自己設(shè)計(jì)時(shí)主要關(guān)注阻抗匹配、損耗、串?dāng)_等 電氣參數(shù)，以及機(jī)械連接方面的連接可靠性和可重復(fù)性等可操作性功能。 快速 DDR4協(xié)議解碼功能.重慶DDR一致性測(cè)試銷售電話

制定DDR 內(nèi)存規(guī)范的標(biāo)準(zhǔn)化組織是JEDEC(Joint Electron Device Engineering  Council,)。按照J(rèn)EDEC組織的定義， DDR4 的比較高數(shù)據(jù)速率已經(jīng) 達(dá)到了3200MT/s以上，DDR5的比較高數(shù)據(jù)速率則達(dá)到了6400MT/s以上。在2016年之 前，LPDDR的速率發(fā)展一直比同一代的DDR要慢一點(diǎn)。但是從LPDDR4開始，由于高性 能移動(dòng)終端的發(fā)展，LPDDR4的速率開始趕超DDR4。LPDDR5更是比DDR5搶先一步在 2019年完成標(biāo)準(zhǔn)制定，并于2020年在的移動(dòng)終端上開始使用。DDR5的規(guī)范 (JESD79-5)于2020年發(fā)布，并在2021年開始配合Intel等公司的新一代服務(wù)器平臺(tái)走向商 用。圖5.2展示了DRAM技術(shù)速率的發(fā)展。重慶DDR一致性測(cè)試銷售電話尋找能夠滿足您的 DDR 和存儲(chǔ)器需求的特定解決方案。

D D R 5 的 接 收 端 容 限 評(píng) 估 需 要 通 過 接 收 容 限 的 一 致 性 測(cè) 試 來 進(jìn) 行 ， 主 要 測(cè) 試 的 項(xiàng) 目 有 D Q 信 號(hào) 的 電 壓 靈 敏 度 、 D Q S 信 號(hào) 的 電 壓 靈 敏 度 、 D Q S 的 抖 動(dòng) 容 限 、 D Q 與 D Q S 的 時(shí) 序 容 限、DQ的壓力眼測(cè)試、DQ的均衡器特性等。

在DDR5的接收端容限測(cè)試中，也需要通過御用的測(cè)試夾具對(duì)被測(cè)件進(jìn)行測(cè)試以及測(cè)試前的校準(zhǔn)。展示了一套DDR5的DIMM條的測(cè)試夾具，包括了CTC2夾具(ChannelTestCard)和DIMM板(DIMMTestCard)等。CTC2夾具上有微控制器和RCD芯片等，可以通過SMBus/I2C總線配置電路板的RCD輸出CA信號(hào)以及讓被測(cè)件進(jìn)入環(huán)回模式。測(cè)試夾具還提供了CK/CA/DQS/DQ/LBD/LBS等信號(hào)的引出。

對(duì)DDR5來說，設(shè)計(jì)更為復(fù)雜，仿真軟件需要幫助用戶通過應(yīng)用IBIS模型針對(duì)基于 DDR5顆?；駾IMM的系統(tǒng)進(jìn)行仿真驗(yàn)證，比如仿真驅(qū)動(dòng)能力、隨機(jī)抖動(dòng)/確定性抖動(dòng)、寄 生電容、片上端接ODT、信號(hào)上升/下降時(shí)間、AGC(自動(dòng)增益控制)功能、4taps DFE(4抽頭 判決反饋均衡)等。

DDR的讀寫信號(hào)分離

對(duì)于DDR總線來說，真實(shí)總線上總是讀寫同時(shí)存在的。規(guī)范對(duì)于讀時(shí)序和寫時(shí)序的 相關(guān)時(shí)間參數(shù)要求是不一樣的，讀信號(hào)的測(cè)量要參考讀時(shí)序的要求，寫信號(hào)的測(cè)量要參考寫 時(shí)序的要求。因此要進(jìn)行DDR信號(hào)的測(cè)試，第一步要做的是從真實(shí)工作的總線上把感興 趣的讀信號(hào)或者寫信號(hào)分離出來。JEDEC協(xié)會(huì)規(guī)定的DDR4總線的 一個(gè)工作時(shí) 序圖(參考資料： JEDEC STANDARD DDR4 SDRAM,JESD79-4),可以看到對(duì)于讀和寫信 號(hào)來說，DQS和DQ間的時(shí)序關(guān)系是不一樣的。 DDR4 和 LPDDR4 合規(guī)性測(cè)試軟件。

DDR-致性測(cè)試探測(cè)和夾具

DDR的信號(hào)速率都比較高，要進(jìn)行可靠的測(cè)量，通常推薦的探頭連接方式是使用焊接式 探頭。還有許多很難在PCB板上找到相應(yīng)的測(cè)試焊盤的情況（比如釆用盲埋孔或雙面BGA 焊接的情況），所以Agilent還提供了不同種類的BGA探頭，通過對(duì)板子做重新焊接將BGA 的Adapter焊接在DDR的memory chip和PCB板中間，并將信號(hào)引出。DDR3的 BGA探頭的焊接例子。

DDR是需要進(jìn)行信號(hào)完整性測(cè)試的總線中復(fù)雜的總線，不僅走線多、探測(cè)困難，而且 時(shí)序復(fù)雜，各種操作交織在一起。本文分別從時(shí)鐘、地址、命令、數(shù)據(jù)總線方面介紹信號(hào)完 整性一致性測(cè)試的一些要點(diǎn)和方法，也介紹了自動(dòng)化測(cè)試軟件和測(cè)試夾具,但是真正測(cè)試DDR 總線仍然是一件比較有挑戰(zhàn)的事情。 DDR原理及物理層一致性測(cè)試；電氣性能測(cè)試DDR一致性測(cè)試推薦貨源

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DDR地址、命令總線的一致性測(cè)試

DDR的地址、命令總線的信號(hào)完整性測(cè)試主要測(cè)試其波形和時(shí)序參數(shù)。地址總線An、 命令總線/RAS、/CAS、/WE、/CS需要測(cè)試的信號(hào)品質(zhì)主要包括：Vmax （最大電壓值）；Vmin （小電壓值）；Overshoot （過沖）和Undershoot （下沖）的持續(xù)時(shí)間的大值；Slew Rate （斜率）；Ringback （回溝）等。還需要測(cè)試相對(duì)于時(shí)鐘邊沿的Setup Time （建立時(shí)間）和Hold Time （保持時(shí)間）。建立時(shí)間和保持時(shí)間的定義如圖7.134所示，其中加為建立時(shí)間，如為 保持時(shí)間，針對(duì)DDR400,加和如為0.7ns。

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