常見的信號(hào)質(zhì)量包括閾值電平、Overshoot、Undershoot、Slew Rate> tDVAC等，DDRx 信號(hào)質(zhì)量的每個(gè)參數(shù)JEDEC都給出了明確的規(guī)范。比如DDR3要求Overshoot和Undershoot 分別為0.4V,也就是說信號(hào)幅值P?P值應(yīng)該在-0.4-1.9V,但在實(shí)際應(yīng)用中由于不適合信號(hào) 端接使DDR信號(hào)質(zhì)量變差，通過仿真就可以找出合適端接，使信號(hào)質(zhì)量滿足JEDEC規(guī)范。 下面以DDR3 1066Mbps信號(hào)為例，通過一個(gè)實(shí)際案例說明DDR3信號(hào)質(zhì)量仿真。

在本案例中客戶反映實(shí)測(cè)CLK信號(hào)質(zhì)量不好。CLK信號(hào)從CUP (U100)出來經(jīng)過4片 DDR3 (U101、U102、U103、U104),在靠近控制芯片接收端顆粒(近的顆粒)的信號(hào)很 差，系統(tǒng)工作不到DDR3 1066Mbpso在對(duì)時(shí)鐘信號(hào)做了終端上拉匹配后，可以正常工作。 如果DDR3一致性測(cè)試失敗，是否需要更換整組內(nèi)存模塊？PCI-E測(cè)試DDR3測(cè)試銷售廠

單擊Check Stackup,設(shè)置PCB板的疊層信息。比如每層的厚度(Thickness)、介 電常數(shù)(Permittivity (Er))及介質(zhì)損耗(LossTangent)。

 單擊 Enable Trace Check Mode,確保 Enable Trace Check Mode 被勾選。在走線檢查 流程中，可以選擇檢查所有信號(hào)網(wǎng)絡(luò)、部分信號(hào)網(wǎng)絡(luò)或者網(wǎng)絡(luò)組(Net Gr。叩s)?？梢酝ㄟ^ Prepare Nets步驟來選擇需要檢查的網(wǎng)絡(luò)。本例釆用的是檢查網(wǎng)絡(luò)組。檢查網(wǎng)絡(luò)組會(huì)生成較詳 細(xì)的阻抗和耦合檢查結(jié)果。單擊Optional： Setup Net Groups,出現(xiàn)Setup Net Groups Wizard 窗口。

在Setup NG Wizard窗口中依次指定Tx器件、Rx器件、電源地網(wǎng)絡(luò)、無源器件及 其模型。 遼寧DDR測(cè)試DDR3測(cè)試DDR3內(nèi)存有哪些常見的容量大?。?/p>

走線阻抗/耦合檢查

走線阻抗/耦合檢查流程在PowerSI和SPEED2000中都有，流程也是一樣的。本例通過 Allegro Sigrity SI 啟動(dòng) Trace Impedance/Coupling Check,自動(dòng)調(diào)用 PowerSI 的流程。下面通過實(shí)例來介紹走線阻抗/耦合檢查的方法。

啟動(dòng) Allegro Sigrity SI,打開 DDR_Case_C。單擊菜單 AnalyzeTrace Impedance/Coupling Check,在彈出的 SPDLINK Xnet Selection 窗口 中單擊 OK 按鈕。整個(gè).brd 文件將被轉(zhuǎn)換成.spd文件，并自動(dòng)在PowerSI軟件界面中打開。

DDR3： DDR3釆用SSTL_15接口，I/O 口工作電壓為1.5V；時(shí)鐘信號(hào)頻率為400? 800MHz；數(shù)據(jù)信號(hào)速率為800?1600Mbps,通過差分選通信號(hào)雙沿釆樣；地址/命令/控制信 號(hào)在1T模式下速率為400?800Mbps,在2T模式下速率為200?400Mbps；數(shù)據(jù)和選通信號(hào) 仍然使用點(diǎn)對(duì)點(diǎn)或樹形拓?fù)?，時(shí)鐘/地址/命令/控制信號(hào)則改用Fly-by的拓?fù)洳季€；數(shù)據(jù)和選 通信號(hào)有動(dòng)態(tài)ODT功能；使用Write Leveling功能調(diào)整時(shí)鐘和選通信號(hào)間因不同拓?fù)湟鸬?延時(shí)偏移，以滿足時(shí)序要求。DDR3一致性測(cè)試和DDR3速度測(cè)試之間有什么區(qū)別？

DDR4： DDR4釆用POD12接口，I/O 口工作電壓為1.2V；時(shí)鐘信號(hào)頻率為800?1600MHz； 數(shù)據(jù)信號(hào)速率為1600?3200Mbps；數(shù)據(jù)命令和控制信號(hào)速率為800?1600Mbps。DDR4的時(shí) 鐘、地址、命令和控制信號(hào)使用Fly-by拓?fù)渥呔€；數(shù)據(jù)和選通信號(hào)依舊使用點(diǎn)對(duì)點(diǎn)或樹形拓 撲，并支持動(dòng)態(tài)ODT功能；也支持Write Leveling功能。

綜上所述，DDR1和DDR2的數(shù)據(jù)和地址等信號(hào)都釆用對(duì)稱的樹形拓?fù)?；DDR3和DDR4的數(shù)據(jù)信號(hào)也延用點(diǎn)對(duì)點(diǎn)或樹形拓?fù)?。升?jí)到DDR2后，為了改進(jìn)信號(hào)質(zhì)量，在芯片內(nèi)為所有數(shù)據(jù)和選通信號(hào)設(shè)計(jì)了片上終端電阻ODT(OnDieTermination)，并為優(yōu)化時(shí)序提供了差分的選通信號(hào)。DDR3速率更快，時(shí)序裕量更小，選通信號(hào)只釆用差分信號(hào)。 DDR3一致性測(cè)試是否可以修復(fù)一致性問題？PCI-E測(cè)試DDR3測(cè)試銷售廠

DDR3一致性測(cè)試是否適用于非服務(wù)器計(jì)算機(jī)？PCI-E測(cè)試DDR3測(cè)試銷售廠

DDR 規(guī)范的時(shí)序要求

在明確了規(guī)范中的 DC 和 AC 特性要求之后，下一步，我們還應(yīng)該了解規(guī)范中對(duì)于信號(hào)的時(shí)序要求。這是我們所設(shè)計(jì)的 DDR 系統(tǒng)能夠正常工作的基本條件。

在規(guī)范文件中，有很多時(shí)序圖，筆者大致計(jì)算了一下，有 40 個(gè)左右。作為高速電路設(shè)計(jì)的工程師，我們不可能也沒有時(shí)間去做全部的仿真波形來和規(guī)范的要求一一對(duì)比驗(yàn)證，那么哪些時(shí)序圖才是我們關(guān)注的重點(diǎn)？事實(shí)上，在所有的這些時(shí)序圖中，作為 SI 工程師，我們需要關(guān)注的只有兩個(gè)，那就是規(guī)范文件的第 69 頁，關(guān)于數(shù)據(jù)讀出和寫入兩個(gè)基本的時(shí)序圖（注意，這里的讀出和寫入是從 DDR 控制器，也即 FPGA 的角度來講的）。為方便讀者閱讀，筆者把這兩個(gè)時(shí)序圖拼在了一起，而其他的時(shí)序圖的實(shí)現(xiàn)都是以這兩個(gè)圖為基礎(chǔ)的。在板級(jí)系統(tǒng)設(shè)計(jì)中，只要滿足了這兩個(gè)時(shí)序圖的質(zhì)量，其他的時(shí)序關(guān)系要求都是對(duì)這兩個(gè)時(shí)序圖邏輯功能的擴(kuò)展，應(yīng)該是 DDR 控制器的邏輯設(shè)計(jì)人員所需要考慮的事情。 PCI-E測(cè)試DDR3測(cè)試銷售廠