DDRhDDRl釆用SSTL_2接口，1/0 口工作電壓為2.5V；時(shí)鐘信號(hào)頻率為100?200MHz； 數(shù)據(jù)信號(hào)速率為200?400 Mbps,通過(guò)單端選通信號(hào)雙邊沿釆樣；地址/命令/控制信號(hào)速率為 100?200Mbps,通過(guò)時(shí)鐘信號(hào)上升沿采樣；信號(hào)走線都使用樹(shù)形拓?fù)?，沒(méi)有ODT功能。

DDR2： DDR2釆用SSTL_18接口，I/O 口工作電壓為1.8V；時(shí)鐘信號(hào)頻率為200? 400MHz；數(shù)據(jù)信號(hào)速率為400?800Mbps,在低速率下可選擇使用單端選通信號(hào)，但在高速 率時(shí)需使用差分選通信號(hào)以保證釆樣的準(zhǔn)確性；地址/命令/控制信號(hào)在每個(gè)時(shí)鐘上升沿釆樣的 情況下(1T模式)速率為200?400Mbps,在每個(gè)間隔時(shí)鐘上升沿釆樣的情況下(2T模式) 速率減半；信號(hào)走線也都使用樹(shù)形拓?fù)?，?shù)據(jù)和選通信號(hào)有ODT功能。 什么是DDR3一致性測(cè)試？陜西DDR3測(cè)試聯(lián)系方式

高速DDRx總線概述

DDR SDRAM 全稱為 Double Data Rate Synchronous Dynamic Random Access Memory? 中 文名可理解為“雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器”。DDR SDRAM是在原單倍速率SDR SDRAM 的基礎(chǔ)上改進(jìn)而來(lái)的，嚴(yán)格地說(shuō)DDR應(yīng)該叫作DDR SDRAM,人們習(xí)慣稱之為DDR。

DDRx發(fā)展簡(jiǎn)介

代DDR （通常稱為DDR1）接口規(guī)范于2000年由JEDEC組織 發(fā)布。DDR經(jīng)過(guò)幾代的發(fā)展，現(xiàn)在市面上主要流行DDR3,而的DDR4規(guī)范也巳經(jīng)發(fā) 布，甚至出現(xiàn)了部分DDR4的產(chǎn)品。Cadence的系統(tǒng)仿真工具SystemSI也支持DDR4的仿真 分析了。 智能化多端口矩陣測(cè)試DDR3測(cè)試為什么要進(jìn)行DDR3一致性測(cè)試？

DDR3拓?fù)浣Y(jié)構(gòu)規(guī)劃：Fly?by拓?fù)溥€是T拓?fù)?

DDR1/2控制命令等信號(hào)，均采用T拓?fù)浣Y(jié)構(gòu)。到了 DDR3,由于信號(hào)速率提升，當(dāng)負(fù) 載較多如多于4個(gè)負(fù)載時(shí)，T拓?fù)湫盘?hào)質(zhì)量較差，因此DDR3的控制命令和時(shí)鐘信號(hào)均釆用 F拓?fù)?。下面是在某?xiàng)目中通過(guò)前仿真比較2片負(fù)載和4片負(fù)載時(shí)，T拓?fù)浜虵ly-by拓 撲對(duì)信號(hào)質(zhì)量的影響，仿真驅(qū)動(dòng)芯片為Altera芯片，IBIS文件 為顆粒為Micron顆粒，IBIS模型文件為。

分別標(biāo)示了兩種拓?fù)湎碌姆抡娌ㄐ魏脱蹐D，可以看到2片負(fù)載 時(shí)，F(xiàn)ly-by拓?fù)鋵?duì)DDR3控制和命令信號(hào)的改善作用不是特別明顯，因此在2片負(fù)載時(shí)很多 設(shè)計(jì)人員還是習(xí)慣使用T拓?fù)浣Y(jié)構(gòu)。

可以通過(guò)AllegroSigritySI仿真軟件來(lái)仿真CLK信號(hào)。

(1)產(chǎn)品選擇：從產(chǎn)品菜單中選擇AllegroSigritySI產(chǎn)品。

(2)在產(chǎn)品選擇界面選項(xiàng)中選擇AllegroSigritySI(forboard)。

(3)在AllegroSigritySI界面中打開(kāi)DDR_文件。

(4)選擇菜單Setup-*Crosssection..,設(shè)置電路板層疊參數(shù)。

將DDRController和Memory器件的IBIS模型和文件放在當(dāng)前DDR_文件的同一目錄下，這樣，工具會(huì)自動(dòng)?xùn)苏业侥夸浵碌钠骷Ｐ汀?DDR3一致性測(cè)試是否會(huì)提前壽命內(nèi)存模塊？

DDR3信號(hào)質(zhì)量問(wèn)題及仿真解決案例隨著DDR信號(hào)速率的升高，信號(hào)電平降低，信號(hào)質(zhì)量問(wèn)題也會(huì)變得突出。比如DDR1的數(shù)據(jù)信號(hào)通常用在源端加上匹配電阻來(lái)改善波形質(zhì)量；DDR2/3/4會(huì)將外部電阻變成內(nèi)部ODT；對(duì)于多負(fù)載的控制命令信號(hào)，DDR1/2/3可以在末端添加VTT端接，而DDR4則將采 用VDD的上拉端接。在CLK的差分端接及控制芯片驅(qū)動(dòng)能力的選擇等方面，可以通過(guò)仿真 來(lái)得到正確驅(qū)動(dòng)和端接，使DDR工作時(shí)信號(hào)質(zhì)量改善，從而增大DDRI作時(shí)序裕量。什么是DDR3內(nèi)存的一致性問(wèn)題？陜西DDR3測(cè)試聯(lián)系方式

DDR3一致性測(cè)試可以幫助識(shí)別哪些問(wèn)題？陜西DDR3測(cè)試聯(lián)系方式

DDR 規(guī)范的時(shí)序要求

在明確了規(guī)范中的 DC 和 AC 特性要求之后，下一步，我們還應(yīng)該了解規(guī)范中對(duì)于信號(hào)的時(shí)序要求。這是我們所設(shè)計(jì)的 DDR 系統(tǒng)能夠正常工作的基本條件。

在規(guī)范文件中，有很多時(shí)序圖，筆者大致計(jì)算了一下，有 40 個(gè)左右。作為高速電路設(shè)計(jì)的工程師，我們不可能也沒(méi)有時(shí)間去做全部的仿真波形來(lái)和規(guī)范的要求一一對(duì)比驗(yàn)證，那么哪些時(shí)序圖才是我們關(guān)注的重點(diǎn)？事實(shí)上，在所有的這些時(shí)序圖中，作為 SI 工程師，我們需要關(guān)注的只有兩個(gè)，那就是規(guī)范文件的第 69 頁(yè)，關(guān)于數(shù)據(jù)讀出和寫入兩個(gè)基本的時(shí)序圖（注意，這里的讀出和寫入是從 DDR 控制器，也即 FPGA 的角度來(lái)講的）。為方便讀者閱讀，筆者把這兩個(gè)時(shí)序圖拼在了一起，而其他的時(shí)序圖的實(shí)現(xiàn)都是以這兩個(gè)圖為基礎(chǔ)的。在板級(jí)系統(tǒng)設(shè)計(jì)中，只要滿足了這兩個(gè)時(shí)序圖的質(zhì)量，其他的時(shí)序關(guān)系要求都是對(duì)這兩個(gè)時(shí)序圖邏輯功能的擴(kuò)展，應(yīng)該是 DDR 控制器的邏輯設(shè)計(jì)人員所需要考慮的事情。 陜西DDR3測(cè)試聯(lián)系方式