DDRhDDRl釆用SSTL_2接口，1/0 口工作電壓為2.5V；時鐘信號頻率為100?200MHz； 數(shù)據(jù)信號速率為200?400 Mbps,通過單端選通信號雙邊沿釆樣；地址/命令/控制信號速率為 100?200Mbps,通過時鐘信號上升沿采樣；信號走線都使用樹形拓撲，沒有ODT功能。

DDR2： DDR2釆用SSTL_18接口，I/O 口工作電壓為1.8V；時鐘信號頻率為200? 400MHz；數(shù)據(jù)信號速率為400?800Mbps,在低速率下可選擇使用單端選通信號，但在高速 率時需使用差分選通信號以保證釆樣的準確性；地址/命令/控制信號在每個時鐘上升沿釆樣的 情況下(1T模式)速率為200?400Mbps,在每個間隔時鐘上升沿釆樣的情況下(2T模式) 速率減半；信號走線也都使用樹形拓撲，數(shù)據(jù)和選通信號有ODT功能。 DDR3一致性測試是否包括高負載或長時間運行測試？信息化DDR3測試信號完整性測試

雙擊PCB模塊打開其Property窗口,切換到LayoutExtraction選項卡，在FileName處瀏覽選擇備好的PCB文件在ExtractionEngine下拉框里選擇PowerSL所小。SystemSI提供PowerSI和SPEED2000Generator兩種模型提取引擎。其中使用PowerSI可以提取包含信號耦合，考慮非理想電源地的S參數(shù)模型；而使用SPEED2000Generator可以提取理想電源地情況下的非耦合信號的SPICE模型。前者模型提取時間長，但模型細節(jié)完整，適合終的仿真驗證；后者模型提取快，SPICE模型仿真收斂性好，比較適合設(shè)計前期的快速仿真迭代。信息化DDR3測試信號完整性測試是否可以使用多個軟件工具來執(zhí)行DDR3內(nèi)存的一致性測試？

多數(shù)電子產(chǎn)品，從智能手機、PC到服務(wù)器，都用著某種形式的RAM存儲設(shè)備。由于相 對較低的每比特的成本提供了速度和存儲很好的結(jié)合，SDRAM作為大多數(shù)基于計算機產(chǎn)品 的主流存儲器技術(shù)被廣泛應(yīng)用于各種高速系統(tǒng)設(shè)計中。

DDR是雙倍數(shù)率的SDRAM內(nèi)存接口，其規(guī)范于2000年由JEDEC （電子工程設(shè)計發(fā)展 聯(lián)合協(xié)會）發(fā)布。隨著時鐘速率和數(shù)據(jù)傳輸速率不斷增加帶來的性能提升，電子工程師在確 保系統(tǒng)性能指標，或確保系統(tǒng)內(nèi)部存儲器及其控制設(shè)備的互操作性方面的挑戰(zhàn)越來越大。存 儲器子系統(tǒng)的信號完整性早已成為電子工程師重點考慮的棘手問題。

所示的窗口有Pin Mapping和Bus Definition兩個選項卡，Pin Mapping跟IBIS 規(guī)范定義的Pin Mapping 一樣，它指定了每個管腳對應(yīng)的Pullup> Pulldown、GND Clamp和 Power Clamp的對應(yīng)關(guān)系；Bus Definition用來定義總線Bus和相關(guān)的時鐘參考信號。對于包 含多個Component的IBIS模型，可以通過右上角Component T拉列表進行選擇。另外，如果 提供芯片每條I/O 口和電源地網(wǎng)絡(luò)的分布參數(shù)模型，則可以勾選Explicit IO Power and Ground Terminals選項，將每條I/O 口和其對應(yīng)的電源地網(wǎng)絡(luò)對應(yīng)起來，以更好地仿真SSN效應(yīng)，這 個選項通常配合Cadence XcitePI的10 Model Extraction功能使用。DDR3一致性測試是否適用于非服務(wù)器計算機？

還可以給這個Bus設(shè)置一個容易區(qū)分的名字，例如把這個Byte改為ByteO,這樣就把 DQ0-DQ7, DM和DQS, DQS與Clock的總線關(guān)系設(shè)置好了。

重復(fù)以上操作，依次創(chuàng)建：DQ8?DQ15、DM1信號；DQS1/NDQS1選通和時鐘 CK/NCK的第2個字節(jié)Bytel,包括DQ16?DQ23、DM2信號；DQS2/NDQS2選通和時鐘 CK/NCK的第3個字節(jié)Byte2,包括DQ24?DQ31、DM3信號；DQS3/NDQS3選通和時鐘 CK/NCK的第4個字節(jié)Byte3。

開始創(chuàng)建地址、命令和控制信號，以及時鐘信號的時序關(guān)系。因為沒有多個Rank, 所以本例將把地址命令信號和控制信號合并仿真分析。操作和步驟2大同小異，首先新建一 個Bus,在Signal Names下選中所有的地址、命令和控制信號，在Timing Ref下選中CK/NCK （注意，不要與一列的Clock混淆，Clock列只對應(yīng)Strobe信號），在Bus Type下拉框中 選擇AddCmd,在Edge Type下拉框中選擇RiseEdge,將Bus Gro叩的名字改為AddCmdo。 DDR3一致性測試是否可以修復(fù)一致性問題？信息化DDR3測試信號完整性測試

如何選擇適用于DDR3一致性測試的工具？信息化DDR3測試信號完整性測試

單擊Next按鈕，出現(xiàn)Setup Trace Check Wizard窗口，確保網(wǎng)絡(luò)組的所有網(wǎng)絡(luò)都被選中, 單擊Finish按鈕。

  單擊Save File with Error Check保存文件，保存結(jié)束后，單擊Start Simulation開始仿 真。仿真完成后，仿真結(jié)果包括Workflow中Results and Report的所有內(nèi)容。如果在Setup Trace Check Parameters 的步驟 net selection 時選的是 check all signal nets 或者 check all enabled signal nets 模式，那么仿真結(jié)果只有 Net Impedance Summary 和 Net Co叩ling Summaryo

  單擊Net Impedance Summary,出現(xiàn)阻抗總結(jié)表格，包括網(wǎng)絡(luò)序號、網(wǎng)絡(luò)名稱、無參 考平面的走線數(shù)目、回流不連續(xù)的走線數(shù)目、過孔數(shù)目、比較大阻抗值、小阻抗值、主導(dǎo)阻 抗值、主導(dǎo)阻抗走線長度百分比、走線總長度、走線延時。 信息化DDR3測試信號完整性測試