DDR測(cè)試

DDR5的接收端容限測(cè)試

前面我們?cè)诮榻BUSB3.0、PCIe等高速串行總線的測(cè)試時(shí)提到過(guò)很多高速的串行總線由于接收端放置有均衡器，因此需要進(jìn)行接收容限的測(cè)試以驗(yàn)證接收均衡器和CDR在惡劣信號(hào)下的表現(xiàn)。對(duì)于DDR來(lái)說(shuō)，DDR4及之前的總線接收端還相對(duì)比較簡(jiǎn)單，只是做一些匹配、時(shí)延、閾值的調(diào)整。但到了DDR5時(shí)代(圖5.19),由于信號(hào)速率更高，因此接收端也開(kāi)始采用很多高速串行總線中使用的可變?cè)鲆嬲{(diào)整以及均衡器技術(shù)，這也使得DDR5測(cè)試中必須關(guān)注接收均衡器的影響，這是之前的DDR測(cè)試中不曾涉及的。 DDR4信號(hào)質(zhì)量自動(dòng)測(cè)試軟件；山西DDR測(cè)試信號(hào)完整性測(cè)試

DDR測(cè)試

DDRDIMM內(nèi)存條測(cè)試處理內(nèi)存條測(cè)試儀重要的部分是自動(dòng)處理機(jī)。處理機(jī)一般采用鍍金連接器以保證與內(nèi)存條良好的電接觸。在頻率為266MHz時(shí)，2英寸長(zhǎng)的連接器將會(huì)造成測(cè)試信號(hào)極大衰減。為解決上述難題，一種新型處理機(jī)面市了。它采用普通手動(dòng)測(cè)試儀的插槽。測(cè)試儀可以模擬手動(dòng)插入，平穩(wěn)地插入待測(cè)內(nèi)存條的插槽；一旦測(cè)試完成，內(nèi)存條又可以平穩(wěn)地從插槽中拔出。

克勞德高速數(shù)字信號(hào)測(cè)試實(shí)驗(yàn)室

地址：深圳市南山區(qū)南頭街道中祥路8號(hào)君翔達(dá)大廈A棟2樓H區(qū) 自動(dòng)化DDR測(cè)試信號(hào)完整性測(cè)試DDR規(guī)范里關(guān)于信號(hào)建立保持是的定義；

14.在本發(fā)明的一個(gè)實(shí)施例中，所述相關(guān)信號(hào)包括dqs信號(hào)、clk信號(hào)和dq信號(hào)，所述標(biāo)志信號(hào)為dqs信號(hào)。15.在本發(fā)明的一個(gè)實(shí)施例中，所述根據(jù)標(biāo)志信號(hào)對(duì)示波器進(jìn)行相關(guān)參數(shù)配置，具體包括：16.利用示波器分別采集標(biāo)志信號(hào)在數(shù)據(jù)讀取和數(shù)據(jù)寫入過(guò)程中的電平幅值；17.對(duì)標(biāo)志信號(hào)在數(shù)據(jù)讀取和數(shù)據(jù)寫入過(guò)程中的電平幅值進(jìn)行比較，確定標(biāo)志信號(hào)的電平閾值；18.在示波器中配置標(biāo)志信號(hào)的電平閾值。19.在本發(fā)明的一個(gè)實(shí)施例中，所述利用示波器的觸發(fā)功能將ddr4內(nèi)存的讀寫信號(hào)進(jìn)行信號(hào)分離，具體包括：20.將標(biāo)志信號(hào)的實(shí)時(shí)電平幅值與標(biāo)志信號(hào)的電平閾值進(jìn)行比較；21.將大于電平閾值的標(biāo)志信號(hào)和小于電平閾值的標(biāo)志信號(hào)分別進(jìn)行信號(hào)的分離，得到數(shù)據(jù)讀取和數(shù)據(jù)寫入過(guò)程中的標(biāo)志信號(hào)。

DDR測(cè)試

除了DDR以外，近些年隨著智能移動(dòng)終端的發(fā)展，由DDR技術(shù)演變過(guò)來(lái)的LPDDR(Low-PowerDDR,低功耗DDR)也發(fā)展很快。LPDDR主要針對(duì)功耗敏感的應(yīng)用場(chǎng)景，相對(duì)于同一代技術(shù)的DDR來(lái)說(shuō)會(huì)采用更低的工作電壓，而更低的工作電壓可以直接減少器件的功耗。比如LPDDR4的工作電壓為1.1V,比標(biāo)準(zhǔn)的DDR4的1.2V工作電壓要低一些，有些廠商還提出了更低功耗的內(nèi)存技術(shù)，比如三星公司推出的LPDDR4x技術(shù)，更是把外部I/O的電壓降到了0.6V。但是要注意的是，更低的工作電壓對(duì)于電源紋波和串?dāng)_噪聲會(huì)更敏感，其電路設(shè)計(jì)的挑戰(zhàn)性更大。除了降低工作電壓以外，LPDDR還會(huì)采用一些額外的技術(shù)來(lái)節(jié)省功耗，比如根據(jù)外界溫度自動(dòng)調(diào)整刷新頻率(DRAM在低溫下需要較少刷新)、部分陣列可以自刷新，以及一些對(duì)低功耗的支持。同時(shí)，LPDDR的芯片一般體積更小，因此占用的PCB空間更小。 DDR測(cè)試USB眼圖測(cè)試設(shè)備？

DDR測(cè)試

要注意的是，由于DDR的總線上存在內(nèi)存控制器和內(nèi)存顆粒兩種主要芯片，所以DDR的信號(hào)質(zhì)量測(cè)試?yán)碚撋弦矐?yīng)該同時(shí)涉及這兩類芯片的測(cè)試。但是由于JEDEC只規(guī)定了對(duì)于內(nèi)存顆粒這一側(cè)的信號(hào)質(zhì)量的要求，因此DDR的自動(dòng)測(cè)試軟件也只對(duì)這一側(cè)的信號(hào)質(zhì)量進(jìn)行測(cè)試。對(duì)于內(nèi)存控制器一側(cè)的信號(hào)質(zhì)量來(lái)說(shuō)，不同控制器芯片廠商有不同的要求，目前沒(méi)有統(tǒng)一的規(guī)范，因此其信號(hào)質(zhì)量的測(cè)試還只能使用手動(dòng)的方法。這時(shí)用戶可以在內(nèi)存控制器一側(cè)選擇測(cè)試點(diǎn)，并借助合適的信號(hào)讀/寫分離手段來(lái)進(jìn)行手動(dòng)測(cè)試。 主流DDR內(nèi)存標(biāo)準(zhǔn)的比較；廣西DDR測(cè)試系列

DDR規(guī)范里關(guān)于信號(hào)建立；山西DDR測(cè)試信號(hào)完整性測(cè)試

現(xiàn)做一個(gè)測(cè)試電路，類似于圖5，驅(qū)動(dòng)源是一個(gè)線性的60Ohms阻抗輸出的梯形信號(hào)，信號(hào)的上升沿和下降沿均為100ps，幅值為1V。此信號(hào)源按照?qǐng)D6的三種方式，且其端接一60Ohms的負(fù)載，其激勵(lì)為一800MHz的周期信號(hào)。在0.5V這一點(diǎn)，我們觀察從信號(hào)源到接收端之間的時(shí)間延遲，顯示出來(lái)它們之間的時(shí)延差異。其結(jié)果如圖7所示，在圖中只顯示了信號(hào)的上升沿，從這圖中可以很明顯的看出，帶有四個(gè)地過(guò)孔環(huán)繞的過(guò)孔時(shí)延同直線相比只有3ps，而在沒(méi)有地過(guò)孔環(huán)繞的情況下，其時(shí)延是8ps。由此可知，在信號(hào)過(guò)孔的周圍增加地過(guò)孔的密度是有幫助的。然而，在4層板的PCB里，這個(gè)就顯得不是完全的可行性，由于其信號(hào)線是靠近電源平面的，這就使得信號(hào)的返回路徑是由它們之間的耦合程度來(lái)決定的。所以，在4層的PCB設(shè)計(jì)時(shí)，為符合電源完整性（powerintegrity）要求，對(duì)其耦合程度的控制是相當(dāng)重要的。山西DDR測(cè)試信號(hào)完整性測(cè)試

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