芯片電源噪聲抑制技術(shù)遵循的另一項(xiàng)標(biāo)準(zhǔn)是JEDEC固態(tài)技術(shù)協(xié)會(huì)的規(guī)范，特別是JESD78標(biāo)準(zhǔn)，它定義了電源管理集成電路（PMIC）的噪聲和紋波性能要求。例如，在設(shè)計(jì)一款高性能計(jì)算芯片的電源系統(tǒng)時(shí)，需要確保其電源噪聲水平低于JESD78規(guī)定的閾值，以避免影響芯片的性能和可靠性。這可以通過(guò)在設(shè)計(jì)中使用低噪聲穩(wěn)壓器和優(yōu)化的電源布局來(lái)實(shí)現(xiàn)。

芯片電源噪聲抑制技術(shù)還需遵循美國(guó)聯(lián)邦通信委員會(huì)（FCC）的Part 15規(guī)則，該規(guī)則對(duì)電子設(shè)備產(chǎn)生的射頻干擾有嚴(yán)格的限制。例如，設(shè)計(jì)一款無(wú)線通信芯片時(shí)，需要采取措施減少電源噪聲對(duì)無(wú)線信號(hào)的干擾，如使用屏蔽和濾波技術(shù)。測(cè)試時(shí)，可以使用頻譜分析儀來(lái)測(cè)量電源噪聲頻譜，并確保其在FCC規(guī)定的限值之內(nèi)。