無錫珹芯電子科技有限公司2024-07-05
芯片電源噪聲抑制技術(shù)通常遵循國際電信聯(lián)盟(ITU)和國際電工委員會(huì)(IEC)等組織制定的電磁兼容性(EMC)標(biāo)準(zhǔn)。例如,IEC 61000-6-3標(biāo)準(zhǔn)規(guī)定了射頻干擾的測試方法和限值,確保電源系統(tǒng)在射頻干擾下仍能正常工作。在設(shè)計(jì)時(shí),可以采用去耦電容和電磁屏蔽等技術(shù)來降低電源噪聲,并通過測試設(shè)備來驗(yàn)證其是否滿足標(biāo)準(zhǔn)要求。
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芯片電源噪聲抑制技術(shù)遵循的另一項(xiàng)標(biāo)準(zhǔn)是JEDEC固態(tài)技術(shù)協(xié)會(huì)的規(guī)范,特別是JESD78標(biāo)準(zhǔn),它定義了電源管理集成電路(PMIC)的噪聲和紋波性能要求。例如,在設(shè)計(jì)一款高性能計(jì)算芯片的電源系統(tǒng)時(shí),需要確保其電源噪聲水平低于JESD78規(guī)定的閾值,以避免影響芯片的性能和可靠性。這可以通過在設(shè)計(jì)中使用低噪聲穩(wěn)壓器和優(yōu)化的電源布局來實(shí)現(xiàn)。